JP4891308B2 - 固体撮像装置及び固体撮像装置を用いた撮像システム - Google Patents

Description

本発明は、アナログデジタル変換器（ＡＤ変換器）を備える固体撮像装置及びその固体撮像装置を用いた撮像システムに関するものである。

近年、ＭＯＳ型固体撮像装置において、列毎にＡＤ変換器を備えて高速読み出しを行う構成が提案されている。

図１２は、特許文献１に示されるＭＯＳ型撮像装置の回路構成である。特許文献１には、高速化を実現するために、画素の列毎にＡＤ変換器を備える構成の固体撮像装置が開示されている。特許文献１の固体撮像装置は、ＡＤ変換された画素列毎のデジタル信号を、それぞれ独立して伝送する複数のデータバス１９、２０を有し、複数のデータバス１９、２０から並行して読み出しを行う。

また前記特許文献１によれば、画素の列方向（列に平行な分割線で）に左部分１１及び右部分１２と２分割して、それぞれ同時に読み出す技術が開示されている。

特開２００８−１０３９９２号公報

しかしながら、特許文献１に記載の構成においては、画素列方向に左右に分割する方式では画素配列の順番に読み出すことができないという大きな課題がある。

通常撮像装置においてはＯＢ（オプティカルブラック）画素と呼ぶ、光電変換素子が遮光された画素を各行に配置し、このＯＢ画素の出力を行に平行な方向の補正等に用いている。しかしながら左右に分割を行うと、例えば画素領域の左側のみにＯＢ画素が配置された場合には、右側の出力端子からはＯＢ画素の出力を読み出すことができない。したがって右側の出力端子から読み出された出力はＯＢ画素を用いた補正を行う事が困難である。

したがってデジタル信号を出力するためのデータバスを２つ以上に分割し、なおかつ出力を画素が配列された順に出力する技術が望まれている。

本発明の目的は、アナログデジタル変換器を搭載した固体撮像装置においてデジタル信号を高速に出力することができるとともに、画素が配列された順にデジタル信号を出力することが可能な固体撮像装置及び撮像システムを提供することである。

本発明の固体撮像装置は、光電変換を行い、アナログ信号を出力する画素が行列状に配置された画素領域と、前記画素領域の列に対応して設けられるとともに、前記アナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、前記アナログデジタル変換器により変換されたデジタル信号を保持する複数のデジタルメモリと、複数の前記デジタルメモリをブロックとして、該ブロックに対応して設けられるとともに、該ブロックに含まれる前記複数の前記デジタルメモリに保持された前記デジタル信号が出力される複数のブロックデジタル出力線と、前記複数のブロックデジタル出力線からのデジタル信号を出力する共通デジタル出力線と、前記ブロックデジタル出力線と前記共通デジタル出力線との間に設けられ、前記ブロックデジタル出力線からのデジタル信号をバッファリングするバッファ回路と、各々が前記ブロックに対応して設けられた複数のブロック選択部と、前記共通デジタル出力線と前記ブロックデジタル出力線との間に設けられ、前記ブロック毎に遅延量の制御を行う選択遅延回路と、を有し、前記ブロック選択部の各々は、前記ブロック選択部と対応する前記ブロックの前記バッファ回路の出力あるいは別の前記ブロック選択部の出力とを選択的に受けてバッファリングすることを特徴とする。

また、本発明の撮像システムは、上記の固体撮像装置と、前記画素領域に光像を形成する光学系と、前記固体撮像装置から出力された信号を処理する信号処理部とを有することを特徴とする。

デジタル信号を高速に出力することができるとともに、画素が配列された順にデジタル信号を出力することが可能となる。

以下に、本発明の具体的な実施形態について、図面を参照して説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態によるＭＯＳ型固体撮像装置の基本回路構成例を示す図である。この基本回路は、シリコンの同一基板上に形成され、一個の固体撮像装置として構成されている。本実施形態では、簡単化のため１０行×１６列の画素の行列状の画素領域１０１としている。この画素領域１０１内の上端の一行、左端の二列をＯＢ（Ｏｐｔｉｃａｌ Ｂｌａｃｋ；オプティカルブラック）画素１０１−１としている。ＯＢ画素１０１の各々は、遮光された光電変換素子を有する。またそれ以外の９行×１４列の画素が有効画素１０１−２である。

１０２は、画素領域１０１の列に対応して設けられたアナログデジタル変換器（ＡＤ変換器）であり、１０３はＡＤ変換器１０２によって変換されたデジタル信号を一時保存するデジタルメモリである。

１０４はブロックデジタル出力線である。本実施形態においては４列分のＡＤ変換器１０２とデジタルメモリ１０３を１ブロックとして、４ブロック配置することで１６列分の読み出し回路に対応している（４列×４ブロック＝１６）。

１０８は共通デジタル出力線である。ブロックデジタル出力線１０４はブロック内のデジタルメモリ１０３からの出力のみが伝達されるのに対し、共通デジタル出力線１０８はすべての列のデジタルメモリ１０３からのデジタル出力が伝達される。

１０５はデジタルメモリ１０３からブロックデジタル出力線１０４へと読み出した信号をバッファするバッファ回路であり、１０６は各ブロックの読み出しの接続関係を制御するブロック選択手段である。このブロック選択手段１０６は通常切り換えスイッチとバッファ回路から構成される。

１０７は各列のデジタルメモリ１０３の読み出しタイミングを制御する水平走査回路であり、１０９は画素領域１０１内の各行の画素の読み出しタイミングを制御する垂直走査回路である。これら水平走査回路１０７及び垂直走査回路１０９の回路構成としては通常、シフトレジスタや、デコーダー等の構成が用いられる。

以下、本実施形態における読み出し方法を詳細に説明する。垂直走査回路１０９によって選択された画素領域１０１内の行の画素からのアナログ出力は、各列に対応したＡＤ変換器１０２によってアナログデジタル変換される。そしてこの変換結果がデジタルデータとして各列に対応したデジタルメモリ１０３へ保存される。

デジタルメモリ１０３へと保存されたデジタルデータの読み出し順番は、水平走査回路１０７によって選択される。デジタルメモリ１０３が選択されると、そのデジタルメモリ１０３に一時保存されたデジタルデータはブロックデジタル出力線１０４へと読み出される。

ブロックデジタル出力線１０４へと読み出されたデータは、バッファ回路１０５及びブロック選択手段を介して共通デジタル出力線１０８へと読み出される。

本実施形態において、画素領域１０１内の列数は１６列であり、ブロックデジタル出力線１０４を４本設けているので、ブロックデジタル出力線１０４当たりには４個のデジタルメモリ１０３が並列に接続されていることになる。これに対し仮にブロック分割を行わなかった場合、１６個のデジタルメモリ１０３が並列に接続されることになり、並列するデジタルメモリ１０３の数が４倍、デジタル出力線の長さが４倍となる。これに対し、本実施形態ではデジタル出力線を分割することにより、ブロックデジタル出力線１０４の配線抵抗、配線容量、及び接続されるデジタルメモリ１０３の総容量がすべて１／４倍となる。高速読み出しを行う上で読み出し配線の容量、抵抗は大きな妨げとなることは言うまでもない。したがって、本実施形態のようにブロックデジタル出力線１０４を配置し、ブロックデジタル出力線１０４における抵抗、容量を低減させることは高速化に対して非常に有効である。

図２〜図４は、本実施形態に用いられるバッファ回路１０５の例を示す等価回路図である。デジタルメモリ１０３内の出力回路は列ピッチにレイアウトする必要があるため、出力回路に用いるトランジスタサイズを大きくすることは通常困難である。これに対して、バッファ回路１０５はブロックのピッチにレイアウトすればよく、比較的容易にトランジスタサイズを大きくすることが可能である。

つまり、複数のブロックデジタル出力線１０４に分けてデジタル信号を読み出す構成にしたことで、駆動力の小さいデジタルメモリ１０３の出力回路で駆動するブロックデジタル出力線１０４は、負荷を小さくすることができる。このブロックデジタル出力線１０４から共通デジタル出力線１０８までを、駆動力の大きいバッファ回路１０５で駆動することにより、高速な読み出しが可能となる。

図２の回路は、バッファ回路１０５の構成例の一つであり、ＣＭＯＳインバータ回路である。２０１はバッファ回路１０５の入力端子、２０２はバッファ回路１０５の出力端子である。図２では、ＣＭＯＳインバータ１段の回路構成を例にあげたが、このＣＭＯＳインバータを複数直列に接続して、段階的に駆動力を上げていくような構成にしても良い。また、偶数段直列に接続することで正転のバッファ回路を、奇数段直列に接続することで反転バッファ回路を構成できるが、どちらの構成を用いても良い。

図３の回路は、バッファ回路１０５の他の構成例の一つである同期化遅延回路（フリップフロップ回路）である。ブロックデジタル出力線１０４を入力端子３０１に接続し、ブロックデジタル出力線１０４の出力をクロック端子３０２に入力するクロックで同期化をすることで波形を再生成することが可能である。ブロックデジタル出力線１０４の信号が遅延してもデータ出力を１クロック遅らせる代わりに波形が再生成されるため、出力にはクロックディレイが発生するが読み出し周波数としては高速に読み出すことが可能となる。３０３はリセット入力端子、３０４は出力端子である。

図４の回路は、バッファ回路１０５の他の構成例の一つである比較回路（センスアンプ回路）であり、図５はその駆動タイミングである。図１において図４のバッファ回路１０５を適用する場合、デジタルメモリ１０３からの出力は正転、反転の差動出力であるものとする。したがって、ブロックデジタル出力線１０４も差動の２線分となる。

４００はデジタル出力線リセット電圧である。４０１、４０２はバッファ回路差動入力端子である。４０６、４０７はバッファ回路差動出力端子である。４０３はラッチパルス入力端子である。４０４はデジタル出力線リセットパルス入力端子である。４０５はラッチパルス入力端子（反転）である。ラッチパルス入力端子（反転）４０５には、ラッチパルス入力端子４０３に与えられるパルスの反転信号が与えられる。４０８〜４１１、４１５〜４１７はＰＭＯＳトランジスタである。４１２〜４１４はＮＭＯＳトランジスタである。

ブロックデジタル出力線１０４の２線は、図４の正転信号４０１、反転信号４０２へと接続され、入力差動信号がバッファ回路１０５に入力される。なお、図４において４０３はラッチ信号、４０４はリセット信号である。なお、４０５はラッチ信号４０３の反転信号であるため、信号４０５のタイミングの詳細な説明は省略する。

また、４０６、４０７はセンスアンプの差動出力であり、正転信号が４０６、反転信号が４０７である。さらに図５における５００はデジタルメモリ１０３の出力を有効にするエネイブルパルスであり、この信号５００と水平走査回路１０７で選択された列との論理積がデジタルメモリ１０３の出力タイミングとなる。

図５のタイミング図に従って詳細な動作を説明する。時刻ｔ０〜ｔ２にかけてエネイブルパルス５００がハイレベルとなり、デジタルメモリ１０３の出力が有効となる。

この間、ノード４０１、４０２は、デジタルメモリ１０３に一時保持されたデジタルデータに応じて変化する。デジタルメモリ１０３に一時保持されたデジタルデータを１（ハイレベル）とすると正転信号４０１はハイレベルへ、反転信号４０２はローレベルへそれぞれ推移する。しかしながら先に述べた通り、デジタルメモリ１０３の出力回路の駆動力は小さいため、信号４０１、４０２は遅延し、単位時間当たりの変化量は小さくなる。

時刻ｔ１までラッチ信号４０３はローレベル状態であり、ＰＭＯＳ４０８、４０９がオン状態、ＮＭＯＳ４１４、ＰＭＯＳ４１５はオフ状態である。このため、時刻ｔ０〜ｔ１にかけて、ノード４０６、４０７はノード４０１、４０２と同じレベルとなっている。

続いて、時刻ｔ１においてラッチ信号４０３がハイレベルとなり、ＮＭＯＳ４１４と、ＰＭＯＳ４１５がオン状態となる。このとき、４つのＭＯＳ４１０、４１１、４１２、４１３から成るラッチ回路が有効となり、ノード４０６、４０７において高いほうがハイレベル、低い方がローレベルへと変化する。時刻ｔ３〜ｔ５の期間はリセット期間であり、デジタルメモリ１０３からの読み出しは行われない。この期間リセットパルス４０４がハイレベルとなり、ノード４０１、４０２及び４０６、４０７をリセットレベルへと初期化する。

時刻ｔ６以降の動作は、時刻ｔ０〜ｔ５までの動作の繰り返しとなる。ただし、デジタルメモリ１０３は０（ローレベル）のデータを出力するものとしている。したがって、ノード４０１、４０２の上下関係が反転して、出力結果であるノード４０６、４０７の結果も反転している。

以上のように、図４のようなセンスアンプを用いることでブロックデジタル出力線４０１、４０２の信号レベルが遷移途中の段階でもラッチ回路で比較する事が可能となる。したがってブロックデジタル出力線４０１、４０２をグランド、電源間まで遷移させる必要がないため高速かつ低消費電力で読み出すことが可能である。また本回路構成によればラッチ信号４０３のハイレベルのタイミングで論理が確定する。このため図３のフリップフロップ回路と同様に、信号をクロックに同期化させる効果も有る。

以上のように、図２〜図４のバッファ回路１０５を用いてデジタルメモリ１０３及びブロックデジタル出力線１０４から読み出されたデータはブロック選択手段１０６を経由して共通デジタル出力線１０８へ出力される。このブロック選択手段１０６はブロックデジタル出力線１０４からの出力信号を共通デジタル出力線１０８へ出力する際に、ブロック間の接続状態を切り換える回路である。

ブロック選択手段１０６の回路構成は、一般的に選択を切り換えるスイッチと、例えば図３に例示するようなフリップフロップ回路からなり、切り替え機能の他に信号出力を１クロック遅らせるとともに波形の遅延を同期化する機能を有する。

図６は、ブロック選択手段１０６と水平走査回路１０７の読み出しの関係を示したタイミング図である。以下、図６のタイミングについて詳細に説明する。

時刻ｔ０〜ｔ１にかけて水平走査回路１０７の１ビット（ｂｉｔ）目が、時刻ｔ１〜ｔ２にかけて２ビット目がそれぞれハイレベルとなり、対応したデジタルメモリ１０３列の読み出しがそれぞれ有効になる。これは、時刻ｔ２〜ｔ３以降も同様である。またブロック選択手段１０６の１ブロック（ｂｌｏｃｋ）目は、時刻ｔ０〜ｔ４にかけて有効となり、２ブロック目は、時刻ｔ４〜ｔ７にかけて有効となる。つまり、時刻ｔ０〜ｔ４にかけては、図１における左から１番目のバッファ回路１０５からの出力が共通デジタル出力線１０８に出力されるように動作する。時刻ｔ４〜ｔ７にかけては、図１における左から２番目のバッファ回路１０５からの出力が共通デジタル出力線１０８に出力されるように動作する。時刻ｔ７以降も同様に、隣接するブロックからの信号が順次出力されるように動作する。

時刻ｔ０〜ｔ１にかけて有効となった１ビット目のデジタルメモリ１０３の読み出し結果はブロック選択手段１０６を経由する。これにより、タイミング発生回路であるクロックジェネレータ１１０から供給されるクロックに対して１クロック遅延して共通デジタル出力線１０８へと出力される。同様に２ビット〜４ビットまでは１クロック遅延して共通デジタル出力線１０８へと出力される。

これに対し、５ビット目〜８ビット目の出力は、２つのブロック選択手段１０６のスイッチを経由して共通デジタル出力線１０８へと出力される。この結果、時刻ｔ３〜ｔ４にかけて選択された５ビット目の出力はクロックジェネレータ１１０から供給されるクロックに対して２クロック遅延し、時刻ｔ５〜ｔ６時に共通デジタル出力線１０８へ出力される。そこで本実施形態においては、各ブロックにおける遅延量の差を考慮し、水平走査回路１０７の４ビット目のデジタル信号と５ビット目のデジタル信号とを同時にハイレベルにする。

以上のように、本実施形態ではブロックの境界において水平走査回路１０７のビットを有効にするタイミングの周期性を変更している。ブロック毎にクロックの遅延数の違いを考慮したタイミングで水平走査回路１０７のビットを有効にするタイミングを変えるので、列の順番通り切れ目無く共通デジタル出力線１０８へと読み出すことが可能となる。

なお、本実施形態ではＡＤ変換の結果をデジタルメモリ１０３に一時保存し、そのデジタルデータを読み出している。これに対し、撮像装置内でＡＤ変換を行わないアナログ出力の形式では、本実施形態のようにブロック出力線を設け、さらに各々のブロック出力線にバッファ回路を配するとブロック間のバラツキにより画像が劣化する。これは各ブロックにおいて、ブロック出力線や、バッファ回路、選択回路の微小な特性の変化が、画像として出力するとブロック間の段差（オフセット）となるためである。この問題はデジタルデータを取り扱う本読み出し形式ではほとんど問題とならないので、ＡＤ変換された後のデジタルメモリ１０３に一時保存されたデジタルデータを読み出す本実施形態では、画質の劣化を抑制しつつ、高速に読み出すことが可能となる。

また、画像を生成する上で信号を画素の配列の順番で、かつ切れ目無く出力することは撮像装置において特に重要である。なぜなら画素の配列順に読み出すことは、ＯＢ画素を用いた補正や、それ以外の信号処理を行う上で重要となるためである。例えば、画素が配列された順とは異なる順番で信号が出力されたり、信号が非周期的に出力されたりすると、信号処理が複雑になるので好ましくない。本実施形態ではブロック分割を行い、高速にデジタル信号を読み出しながら、列毎のデータを配列順通りに切れ目無く読み出すことができる。このため、本実施形態は固体撮像装置の技術分野において特に有効である。

本実施形態では、共通デジタル出力線１０８の配置を１ビット目側に配置している。しかしながら共通デジタル出力線１０８の配置個所はこれに限ったものではない。プロック選択回路１０６、水平走査回路１０７のタイミングを変更する必要があるが、駆動タイミングを調整することで共通デジタル出力線１０８の配置場所に関係なく同様の効果が得られる。

本実施形態において、ＡＤ変換器１０２、及びデジタルメモリ１０３を画素列の各列につき一組ずつ配している。しかしＡＤ変換速度や読み出し速度の関係が満足するのであれば、例えば複数の画素列に一つ、もしくは１列の画素列につき２つ以上のＡＤ変換器を配しても、本実施形態における効果は十分に得られる。

また、本実施形態において、デジタルメモリ１０３はＡＤ変換されたデジタルデータを一時保存する機能があればよい。例えば、図１における１１０はクロックジェネレータであるが、１１０がカウンタ回路でありカウンタ出力値を各列のデジタルメモリ１０３が各々のタイミングでラッチ（保持）する形式であっても良い。もしくは１１０はマスタークロックを出力するクロックジェネレータであり、デジタルメモリ１０３は列カウンタの形式であり、列毎にカウント値を保存するような構成であってもよい。

（第２の実施形態）
図７は、本発明の第２の実施形態による固体撮像装置の構成例を示すブロック図であり、図７において図１と同一回路部は同一符号を付しているため説明を省略する。また図８は第２の実施形態における読み出しのタイミングを示すタイミング図である。

以下、図７のブロック図と図８のタイミング図を用いて本実施形態の詳細な説明を行う。本実施形態において共通デジタル出力線１０８は２チャンネル存在する。これにより偶数列と奇数列の二列から同時にデジタル信号を出力することができる。

水平走査回路１０７は、１ビット目が有効になった時、一列目と二列目のデジタルメモリ１０３の読み出しを同時に行う。本実施形態においては、ブロックデジタル出力線１０４、ブロック選択手段１０６も２チャンネルずつ存在し、二列分の並列読み出しを行うことができる。これによって、水平走査回路１０７は８ビット分の選択動作で１６列分の読み出しが終了するため、高速読み出しが可能となる。

時刻ｔ０〜ｔ１にかけて、水平走査回路１０７の１ビット目がハイレベルになり、これに対応して一列目と二列目のデジタルメモリ１０３からの読み出しがそれぞれ有効になる。同様に、時刻ｔ１〜ｔ２にかけて２ビット目がハイレベルに成ると、三列目と四列目のデジタルメモリからの読み出しが有効と成る。これは、時刻ｔ２〜ｔ３以降も同様である。

ブロック選択手段１０６の１ブロック目は、時刻ｔ０〜ｔ２にかけて有効となり、２ブロック目は時刻ｔ２〜ｔ４にかけて有効となる。時刻ｔ０〜ｔ１にかけて有効となった一列目と、二列目のデジタルメモリ１０３の読み出し結果は、ブロック選択手段１０６を経由する。これにより、クロックジェネレータ１１０から供給されるクロックに対して１クロック遅延して、時刻ｔ１〜ｔ２にかけて共通デジタル出力線１０８へと出力される。２ビット目も同様に１クロック遅延して３列目と４列目のデジタルメモリ１０３の読み出し結果が共通デジタル出力線１０８へと出力される。図８において符号１０８で示した出力は、図７における２チャンネルのうちの一方を示しており、他方のチャンネルについても同様なタイミングで出力される。

３ビット目〜４ビット目の出力は２つのブロック選択回路１０６のスイッチを経由して共通デジタル出力線１０８へと出力される。この結果、時刻ｔ１〜ｔ２にかけて選択された３ビットの出力はクロックジェネレータ１１０から供給されるクロックに対して２クロック遅延して、時刻ｔ３〜ｔ４間に共通デジタル出力線１０８へ出力される。

そこで、本実施形態においては、このブロック間のクロック遅延量を考慮してブロック間の境界である時刻ｔ１〜ｔ２にかけては２ビット目と３ビット目の両方を同時に水平走査回路１０７でエネイブル（ハイレベル）にしている。同様の動作が５ビット目以降についても繰り返される。この読み出し方法により切れ目なく画素配列順番通りに共通デジタル出力線１０８から出力することができる。

以上に示したように、複数チャンネル同時に読み出す場合においても、画素が配列された順番通り、かつ切れ目無く共通デジタル出力線１０８へとデジタル信号を読み出すことが可能となる。

なお、本実施形態では共通デジタル出力線１０８を２チャンネルとしたが、さらに高速化したい場合は共通デジタル出力線を３チャンネル以上としても良い。

また、本実施形態ではすべての読み出し回路（１０２、１０３、１０４、１０５、１０６、１０７、１０８の回路）を画素の下側に配置して読み出しているが、読み出し回路の配置をこれに限定するものではない。例えば１ビット目は画素領域の上側、２ビット目は画素領域の下側というようにＡＤ変換器１０２とデジタルメモリ１０３を上下に配置する。そして、それに対応してブロックデジタル出力線１０４や、バッファ回路１０５、ブロック選択手段１０６、共通デジタル出力線１０８、水平走査回路１０７も上下２セットに配置して画素領域の上下で２チャンネルの読み出しを行っても良い。

（第３の実施形態）
図９は、本発明の第３の実施形態による固体撮像装置の構成例を示すブロック図であり、図９において図１と同一回路部は同一符号を付しているため説明を省略する。本実施形態においては、ブロックデジタル出力線１０４がブロック選択手段１０６を介してバッファ回路１０５に接続されている。なお、本実施形態における読み出しのタイミングは第１の実施形態で説明した図６と同一タイミングで読み出すことが可能である。したがって詳細な説明を省略する。

本実施形態においてバッファ回路１０５に図４に示すようなセンスアンプ回路を設けることで、デジタルメモリ１０３の出力を差動形式とするのと同様に、センスアンプの形式も差動形式とすることが可能である。この結果、ブロックデジタル出力線１０４のみでなく、ブロック間の読み出しにおいても図４のようなセンスアンプを用いた読み出しを行うことが容易となる。このセンスアンプを用いた構成の場合、ブロック間の信号の伝達をハイレベル、ローレベル間でフルスイングする必要がないため、高速かつ低消費電力であることは第１の実施形態で述べた通りである。

（第４の実施形態）
図１０は、本発明の第４の実施形態による固体撮像装置の構成例を示すブロック図であり、図１０において図１と同一回路部は同一符号を付しているため説明を省略する。また図１１は第４の実施形態における読み出しのタイミングを示すタイミング図である。第１の実施形態においては、水平走査回路１０７が２つのビットを同時にハイレベルにしていたが、本実施形態における水平走査回路１０７は、１つのタイミングでは１つのビットをハイレベルにする。

１１１は選択遅延回路であり、フリップフロップ回路と選択回路、マルチプレクサからなるロジック回路である。

以下、図１１のタイミング図を用いて動作を説明する。時刻ｔ０〜ｔ１にかけて水平走査回路１０７の１ビット目がハイレベルになり、これに対応して一列目のデジタルメモリ１０３からの読み出しが有効になる。同様に、時刻ｔ１〜ｔ２にかけて２ビット目がハイレベルになることで二列目のデジタルメモリ１０３からの読み出しが有効となる。これは、時刻ｔ２〜ｔ３以降も同様である。

ブロック選択手段１０６の１ブロック目は時刻ｔ０〜ｔ４にかけて有効となり、２ブロック目は時刻ｔ４〜ｔ８にかけて有効となる。

時刻ｔ０〜ｔ１にかけて有効となった１列目のデジタルメモリ１０３の読み出し結果は、バッファ回路１０５を経由する。これにより、クロックジェネレータ１１０から供給されるクロックに対して１クロック遅延し、選択遅延回路１１１の入力端子には時刻ｔ１〜ｔ２にかけて信号が到達する。２〜４ビット目も同様に、クロックジェネレータ１１０から供給されるクロックに対して１クロック遅延して選択遅延回路１１１の入力端子へ入力される。

これに対して、５ビット目から８ビット目はバッファ回路１０５を二回通過する。したがって、５〜８ビット目の読み出しが選択遅延回路１１１の入力端子に到達するまでには２クロックの遅延が発生する。その結果、時刻ｔ４〜ｔ５にかけて読み出された５ビット目の信号は、時刻ｔ６〜ｔ７の期間に選択遅延回路１１１の入力端子へと信号が到達する。

９ビット目以降はさらに１クロック遅延し、１３ビット目移行は９ビット目よりさらに１クロック遅延する。したがって、選択遅延回路１１１の入力端子には時刻ｔ５〜ｔ６の期間及び、時刻ｔ１０〜ｔ１１の期間といった時間にデータの隙間が発生している。

このため、選択遅延回路１１１を用いてこのデータの隙間を修正している。この選択遅延回路１１１は水平走査回路１０７のブロック切り換え信号を基に遅延量を調整する。つまり１〜４ビット目までは３クロック遅延させ、５〜８クロックまでは２クロック遅延させる。このようにブロック毎に遅延量を変更することで、共通出力端子１０８には切れ目のないデータを、画素が配列された順番に出力することが可能となる。

（第５の実施形態）
図１３は、前述の各実施形態の固体撮像装置を用いた本発明の第５の実施形態による撮像システム１０００の構成例を示す図である。固体撮像装置１００４は、前述の各実施形態で説明した固体撮像装置を含み、その他の撮像信号処理回路を含んだ構成である。その他の撮像信号処理回路とは、例えばオフセットやリニアリティならびに固定パターンノイズの補正であったり、出力信号処理部へデータを受け渡すための並び替えや、周波数変換等を行う為の回路である。なお、撮像信号処理回路はその一部もしくは全部を固体撮像装置１００４外に形成しても良い。

固体撮像装置１００４はレンズ１００２により結像された光学像を画像データとして変換する。１００１は、レンズ１００２のプロテクトとメインスイッチを兼ねるバリア、１００２は、被写体の光学像を固体撮像装置１００４に結像させる光学系であるレンズである。レンズ１００２を通過した光量は、絞り１００３によって可変される。信号処理部１００７は、固体撮像装置１００４から出力された画像データに対して各種の補正を行ったりデータを圧縮したりする。タイミング発生部１００８は、信号処理部１００７に各種タイミング信号を出力する。

なお、１００７、１００８の各回路は固体撮像装置１００４と同一チップ上に形成しても良い。撮像システム１０００は、各種演算と撮像システム１０００の全体を制御する全体制御・演算部１００９、画像データを一時的に記憶するためのメモリ部１０１０や、記録媒体に記録又は読み出しを行うための記録媒体制御インターフェース部１０１１を備える。さらに、画像データの記録又は読み出しを行うための半導体メモリ等が着脱可能な記録媒体１０１２、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部１０１３を備える。

次に、図１３に示す撮像システム１０００の動作について説明する。バリア１００１がオープンされるとメイン電源がオンされ、次に全体制御・演算部１００９等のコントロール系の電源がオンし、さらに、固体撮像装置１００４等の撮像系回路の電源がオンされる。

次に、露光量を制御する動作を行う。全体制御・演算部１００９は絞り１００３を開放にし、このとき固体撮像装置１００４から出力された信号は、信号処理部１００７へ入力される。信号処理部１００７は、その信号を基に、露出を求めるための演算を全体制御・演算部１００９に行わせる。この演算を行った結果により被写体の明るさを判断し、全体制御・演算部１００９は絞り１００３を制御する。この判断は、例えば全体制御・演算部１００９に予め記憶されたデータの比較等によって行うことができる。

次に、固体撮像装置１００４から出力された信号を基に、高周波成分を取り出し被写体までの距離を求めるための演算を全体制御・演算部１００９で行う。その後、レンズ１００２を駆動し、その状態で合焦しているか否かを判断し、合焦していないと判断したときは、再びレンズ１００２を駆動し測距を行う。この判断は、例えば全体制御・演算部１００９に予め記憶されたデータの比較等によって行うことができる。

そして、合焦していると判断された後に本露光が始まる。露光が終了すると、固体撮像装置１００４から出力された画像信号は、信号処理部１００７で処理された後に全体制御・演算１００９によってメモリ部１０１０に蓄積される。その後、メモリ部１０１０に蓄積されたデータは、全体制御・演算部１００９の制御により記録媒体制御Ｉ／Ｆ部１０１１を介して半導体メモリ等の着脱可能な記録媒体１０１２に記録される。また外部Ｉ／Ｆ部１０１３を介して直接コンピュータ等に入力しても良い。

第１〜第５の実施形態によれば、デジタル信号を高速に出力することができるとともに、画素が配列された順にデジタル信号を出力する。

第１〜第４の実施形態の固体撮像装置は、光電変換を行い、アナログ信号を出力する画素が行列状に配置された画素領域１０１を有する。複数のアナログデジタル変換器１０２は、画素領域１０１の列に対応して設けられるとともに、複数の画素の光電変換により得られたアナログ信号をデジタル信号に変換する。複数のデジタルメモリ１０３は、アナログデジタル変換器１０２により変換されたデジタル信号を保持する。複数のブロックデジタル出力線１０４は、複数のデジタルメモリ１０３をブロックとして、そのブロックに対応して設けられるとともに、そのブロックに含まれる複数のデジタルメモリ１０３に保持されたデジタル信号を出力する。共通デジタル出力線１０８は、複数のブロックデジタル出力線１０４からのデジタル信号を出力する。バッファ回路１０５は、ブロックデジタル出力線１０４と共通デジタル出力線１０８との間に設けられ、ブロックデジタル出力線１０４からのデジタル信号をバッファリングする。ブロック選択手段１０６は、ブロックデジタル出力線１０４と共通デジタル出力線１０８との間に設けられ、共通デジタル出力線１０８と電気的に接続されるブロックデジタル出力線１０４を切り替え可能である。

水平走査回路１０７は、デジタルメモリ１０３の読み出し順番を制御する。その際、水平走査回路１０７は、図１１に示すように、デジタルメモリ１０３が配列された順番（１ビット〜１０ビット）に、デジタルメモリ１０３に保持されたデジタル信号が共通デジタル出力線１０８に出力されるように制御する。

図２に示すバッファ回路１０５は、ＣＭＯＳインバータを有する。また、図３に示すバッファ回路１０５は、入力信号をクロックに同期化させる同期化遅延回路を有する。また、図４に示すバッファ回路１０５は、入力差動信号を比較して論理を確定する比較回路を有する。

図１０において、選択遅延回路１１１は、共通デジタル出力線１０８とブロックデジタル出力線１０４との間に設けられ、ブロック毎に遅延量の制御を行う。

図７において、ブロックデジタル出力線１０４は、ブロックにつき複数設けられ、一のブロックに含まれる複数のデジタルメモリ１０３に保持されたデジタル信号が並列して出力される。

水平走査回路１０７は、隣接するブロックに含まれるデジタルメモリ１０３であって、隣接するデジタルメモリ１０３に保持されたデジタル信号が、対応するブロックデジタル出力線１０４に同じタイミングで出力されるように制御する。

また、図６において、水平走査回路１０７は、ブロックの切れ目においてもデジタル信号の出力が途切れないように、デジタルメモリ１０３の読み出しタイミングを制御する。

第５の実施形態の撮像システム１０００は、図１３において、第１〜第４の実施形態の固体撮像装置１００４と、画素領域１０１に光像を形成する光学系（レンズ）１００２と、固体撮像装置１００４から出力された信号を処理する信号処理部１００７とを有する。

以上のように、第１〜第５の実施形態によれば、デジタルメモリ１０３の出力線を複数のブロックに分割し、なおかつ出力信号を画素配列順に順番に読み出すことが可能となる。これにより、デジタルメモリ１０３に一時保存されたデジタル信号を高速に読み出すことが可能となる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の第１の実施形態による固体撮像装置の構成例を示すブロック図である。 図１におけるバッファ回路１０５の回路構成の一例であるＣＭＯＳインバータの等価回路図である。 図１におけるバッファ回路１０５の回路構成の一例であるフリップフロップ回路の等価回路図である。 図１におけるバッファ回路１０５の回路構成の一例であるセンスアンプ回路の等価回路図である。 図４のセンスアンプ回路の動作を示すタイミング図である。 本発明の第１の実施形態による固体撮像装置の読み出し動作を示すタイミング図である。 本発明の第２の実施形態による固体撮像装置の構成例を示すブロック図である。 本発明の第２の実施形態による固体撮像装置の読み出し動作を示すタイミング図である。 本発明の第３の実施形態による固体撮像装置の構成例を示すブロック図である。 本発明の第４の実施形態による固体撮像装置の構成例を示すブロック図である。 本発明の第４の実施形態による固体撮像装置の読み出し動作を示すタイミング図である。 従来の固体撮像装置の回路構成を示す図である。 本発明の第５の実施形態による撮像システムの構成例を示す図である。

符号の説明

１０ 固体撮像装置
１１ 左部分
１２ 右部分
１４、１５ 相関二重サンプリング回路
１６、１７ ＡＤ変換器
１８ 水平走査回路
１９、２０ データバス
２１ 垂直走査回路
２８ ＡＤ変換制御回路
３０ 画素回路
３２ 垂直信号線
１０１ 画素領域
１０１−１ オプティカルブラック画素
１０１−２ 有効画素
１０２ ＡＤ変換器
１０３ デジタルメモリ
１０４ ブロックデジタル出力線
１０５ バッファ回路
１０６ ブロック選択手段
１０７ 水平走査回路
１０８ 共通デジタル出力線
１０９ 垂直走査回路
１１０ クロックジェネレータ
１１１ 選択遅延回路
２０１、３０１ バッファ回路入力端子
２０２、３０４ バッファ回路出力端子
３０２ クロック入力端子
３０３ リセット入力端子
４００ デジタル出力線リセット電圧
４０１、４０２ バッファ回路差動入力端子
４０６、４０７ バッファ回路差動出力端子
４０３ ラッチパルス入力端子
４０４ デジタル出力線リセットパルス入力端子
４０５ ラッチパルス入力端子（反転）
４０８〜４１１、４１５〜４１７ ＰＭＯＳトランジスタ
４１２〜４１４ ＮＭＯＳトランジスタ
５００ デジタルメモリ読み出しエネイブルパルス
１０００ 撮像システム
１００１ バリア
１００２ レンズ
１００３ 絞り
１００４ 固体撮像装置
１００７ 信号処理部
１００８ タイミング発生部
１００９ 全体制御・演算部
１０１０ メモリ部
１０１１ 記録媒体制御インターフェース（Ｉ／Ｆ）部
１０１２ 記録媒体
１０１３ 外部インターフェース（Ｉ／Ｆ）部

Claims (5)

1. 光電変換を行い、アナログ信号を出力する画素が行列状に配置された画素領域と、
   前記画素領域の列に対応して設けられるとともに、前記アナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、
   前記アナログデジタル変換器により変換されたデジタル信号を保持する複数のデジタルメモリと、
   複数の前記デジタルメモリをブロックとして、該ブロックに対応して設けられるとともに、該ブロックに含まれる前記複数の前記デジタルメモリに保持された前記デジタル信号が出力される複数のブロックデジタル出力線と、
   前記複数のブロックデジタル出力線からのデジタル信号を出力する共通デジタル出力線と、
   前記ブロックデジタル出力線と前記共通デジタル出力線との間に設けられ、前記ブロックデジタル出力線からのデジタル信号をバッファリングするバッファ回路と、
   各々が前記ブロックに対応して設けられた複数のブロック選択部と、
   前記共通デジタル出力線と前記ブロックデジタル出力線との間に設けられ、前記ブロック毎に遅延量の制御を行う選択遅延回路と、を有し、
   前記ブロック選択部の各々は、前記ブロック選択部と対応する前記ブロックの前記バッファ回路の出力あるいは別の前記ブロック選択部の出力とを選択的に受けてバッファリングすることを特徴とする固体撮像装置。
2. 前記デジタルメモリの読み出しを制御する水平走査回路を更に有し、
   前記水平走査回路は、前記デジタルメモリが配列された順番に、前記デジタルメモリに保持されたデジタル信号が前記共通デジタル出力線に出力されるように制御することを特徴とする請求項１に記載の固体撮像装置。
3. 前記ブロックデジタル出力線は、前記ブロックにつき複数設けられ、一の前記ブロックに含まれる複数の前記デジタルメモリに保持されたデジタル信号が並列して出力されることを特徴とする請求項１又は２に記載の固体撮像装置。
4. 前記水平走査回路は、隣接する前記ブロックに含まれる前記デジタルメモリであって、隣接する前記デジタルメモリに保持されたデジタル信号が、対応する前記ブロックデジタル出力線に同じタイミングで出力されるように制御することを特徴とする請求項２に記載の固体撮像装置。
5. 請求項１乃至４のいずれか１項に記載の固体撮像装置と、
   前記画素領域に光像を形成する光学系と、
   前記固体撮像装置から出力された信号を処理する信号処理部と
   を有することを特徴とする撮像システム。

Images