JP5923725B2 - 電子部品の実装構造体 - Google Patents

Description

本発明は、半導体素子などの電子部品が回路基板上に実装されて成る電子部品の実装構造体に関する。

ＬＳＩなどの半導体素子が回路基板上に実装されて成る実装構造体の一種に、フリップチップ実装法によって製造される実装構造体がある。フリップチップ実装法では、半導体素子の電極端子上に、はんだバンプなどの突起状電極を形成した後、その突起状電極が形成された半導体素子をフェイスダウンで回路基板上に実装する。詳しくは、半導体素子と回路基板を加熱した状態で、半導体素子上の突起状電極と回路基板の電極端子とを圧接する。

はんだバンプを形成する方法としては、スクリーン印刷法やディスペンス装置や電解メッキ法などではんだを半導体素子の電極端子上に供給した後、リフロー炉などではんだ融点以上に半導体素子を加熱する方法が一般的に採用されている。また、はんだバンプを用いる場合には、半導体素子と回路基板との間の空隙に封止樹脂を充填させて、半導体素子上の突起状電極と回路基板の電極端子との接合強度を補強している。

はんだバンプ以外の他の突起状電極としては、金や銅などからなる突起状電極がある。金や銅などからなる突起状電極を形成する方法には、例えば電解メッキ法が採用されている。金や銅などからなる突起状電極を用いる場合には、一般的に、接着剤に金属粒子を混入した異方性導電膜を半導体素子と回路基板との間に介在させた状態で、半導体素子上の突起状電極を回路基板の電極端子に向けて加圧する。

一方、半導体素子の高密度化および電極端子の多ピン化の両立を図るべく、電極端子間ピッチの狭ピッチ化および電極端子の面積縮小化が進められており、特に狭ピッチ化の進展が著しい。このため、従来のように電極端子を半導体素子の外周部に１列に配置したり、２列で千鳥状に配置すると、電極端子間で短絡が発生したり、半導体素子と回路基板との熱膨張係数の差に起因する熱応力によって、接続不良が発生することがあった。

具体的には、はんだバンプを用いた場合、いわゆるブリッジ不良が発生して、電極端子間で短絡不良が起こるおそれがある。ブリッジ不良は、フリップチップ実装時に、溶融したはんだが変形して、はんだの表面張力により隣り合うはんだバンプ同士がつながることで起こる。したがって、電極端子間ピッチの狭ピッチ化が進展すると、ブリッジ不良が発生し易くなる。また、半導体素子と回路基板との熱膨張係数の差に起因する熱応力によって発生する接続不良は、半導体素子と回路基板との間の空隙に挿入する封止樹脂が、電極端子間ピッチの狭ピッチ化によって、全てのはんだバンプ間に行き渡らなくなることにより起こる。

以上のように、半導体素子の電極端子間ピッチの狭ピッチ化が進展すると、電極端子間で短絡が発生したり、半導体素子と回路基板との熱膨張係数の差に起因する熱応力によって接続不良が発生することがあった。このため、電極端子間ピッチを広げるために、電極端子を半導体素子の面（エリア）内にマトリクス状に配置するようになってきた。つまり、電極端子を半導体素子の外周部にのみ１列または２列で配列するよりも、半導体素子の面内にマトリクス状に配置したほうが、電極端子を配置する領域の面積を大きくとることができ、電極端子間ピッチを広げることができる。

しかし、近年では、電極端子をマトリクス状に配置した構成においても、電極端子間ピッチの狭ピッチ化の進展が著しく、そのため、電極端子をマトリクス状に配置した場合でも、電極端子間で短絡不良が起こるようになってきた。

このような問題を解決する手段として、フリップチップ実装時に溶融しない高融点の下層電極の上に、はんだからなる上層電極が形成された構成の突起状電極が提案されている（例えば、特許文献１参照。）。この突起状電極によれば、はんだのみからなるはんだバンプよりも、はんだの量を減少させることができるので、フリップチップ実装時における平面方向へのはんだつぶれ量が減り、ブリッジ不良の発生を減少させることができる。

特開平９−９７７９１号公報

しかしながら、近年、半導体装置の薄化の要求が非常に厳しくなっており、その薄化の要求に対応するために、半導体素子の厚みは５０μｍ以下に、半導体素子と回路基板との間の距離（実装高さ）は２５μｍ以下になってきている。この結果、半導体素子の内部層間の熱膨張係数の差や、半導体素子と回路基板との熱膨張係数の差に起因する大きな反りが半導体素子に発生するようになってきた。そして、半導体素子に大きな反りが発生することにより、高融点の下層電極の頂部に、はんだからなる上層電極が設けられた構成の突起状電極を使用した場合であっても、以下のような問題が発生することがわかってきた。

図６から図８は、特許文献１に記載された２層構造の突起状電極を流用した従来の実装構造体を説明するための断面図である。

図６に示すように、半導体素子１０１の電極端子１０２上には、フリップチップ実装時に溶融しない高融点の円柱状下層電極１０３の上に、はんだ１０４からなる上層電極が形成された構成の突起状電極が設けられている。また、半導体素子１０１には、突起状電極が設けられている面を保護するための保護膜１０５が形成されている。半導体素子１０１の下層電極１０３は、保護膜１０５の開口部から突出している。

一方、半導体素子１０１が実装される回路基板１０６の電極端子１０７上には、フリップチップ実装時に溶融しない高融点の円柱状電極１０８のみが形成されている。また、回路基板１０６には、円柱状電極１０８が設けられている面を保護するための保護膜１０９が形成されている。回路基板１０６の円柱状電極１０８は、保護膜１０９の開口部から突出している。

このような２層構造の突起状電極が設けられた半導体素子１０１を回路基板１０６上にフリップチップ実装する際には、半導体素子１０１と回路基板１０６を加熱しながら、半導体素子１０１の突起状電極を回路基板１０６の電極端子１０７に向けて加圧して、はんだ１０４を溶融させる。これにより、溶融したはんだ１０４が、回路基板１０６の電極端子１０７上の円柱状電極１０８と拡散接合して、回路基板１０６上に半導体素子１０１が搭載される。

しかし、半導体素子１０１に設けられた円柱状の下層電極１０３の径と、回路基板１０６に設けられた円柱状電極１０８の径とが、同一または近似している場合、半導体素子１０１に反りが発生して、図６に示すように、半導体素子１０１の面内において半導体素子１０１と回路基板１０６との間の距離（実装高さ）が不均一になると、半導体素子１０１に発生した反りによって半導体素子１０１と回路基板１０６との間の距離が増加した箇所では、図７に示すように、半導体素子１０１と回路基板１０６との間の距離に対して、はんだ１０４の量が不足し、半導体素子１０１に発生した反りによって半導体素子１０１と回路基板１０６との間の距離が減少した箇所では、図８に示すように、半導体素子１０１と回路基板１０６との間の距離に対して、はんだ１０４の量が過剰となる。この結果、半導体素子１０１と回路基板１０６との間の距離が増加した箇所では、はんだ１０４が引き伸ばされることにより、半導体素子１０１の電極端子１０２と回路基板１０６の電極端子１０７との間の電気的導通が不良化し、場合によっては、半導体素子１０１の電極端子１０２と回路基板１０６の電極端子１０７との間が電気的に未接続となる。一方、半導体素子１０１と回路基板１０６との間の距離が減少した箇所では、平面方向へのはんだ１０４のつぶれ量が増加して、ブリッジ不良が発生する。

本発明は、上記した問題に鑑み、反りを有する半導体素子等の電子部品が基板上に実装されて成る実装構造体において、高い接続信頼性を確保できる電子部品の実装構造体を提供することを目的とする。

本発明の電子部品の実装構造体の一側面は、複数個の第１電極端子を有する電子部品と、複数個の第２電極端子を有する基板と、前記電子部品の第１電極端子と前記基板の第２電極端子とを接合する複数個の接合部と、を備え、前記接合部が、前記電子部品の第１電極端子上に形成された第１突起状電極と、前記基板の第２電極端子上に形成された第２突起状電極と、はんだと、を含み、前記第１突起状電極の先端の面積が、前記第２突起状電極の先端の面積よりも大きく、かつ、前記電子部品の外周部に対応する領域に配置されている前記第２電極端子のうちの少なくとも１つの第２電極端子の、前記基板から露出する部分の面積が、前記電子部品の中央部分に対応する領域に配置されている前記第２電極端子の前記基板から露出する部分の面積よりも小さいことである。

本発明の電子部品の実装構造体の他の側面は、前記第１および第２突起状電極の形状が柱状であることである。

本発明の電子部品の実装構造体の他の側面は、前記はんだが、前記第２突起状電極の周囲に配置されていることである。

本発明の電子部品の実装構造体の他の側面は、前記はんだの体積が、以下の式の関係を満たすことである。

前記はんだの体積≦（前記第１突起状電極の先端の面積−前記第２突起状電極の先端または底面の面積）×前記第２突起状電極の高さ

本発明の電子部品の実装構造体の他の側面は、前記第１および第２突起状電極の形状が円柱状であり、前記第２突起状電極の高さ及び径が、高さ≦径の関係を満たすことである。

本発明の電子部品の実装構造体の他の側面は、前記第１および第２突起状電極の形状が円柱状であり、前記第２突起状電極の径が、前記第１突起状電極の径の０．４倍〜０．７倍の大きさであることである。

本発明の電子部品の実装構造体の他の側面は、前記第１突起状電極が銅を含むことである。

本発明の電子部品の実装構造体の他の側面は、前記第２突起状電極が、銅またはニッケルを含むことである。

本発明の電子部品の実装構造体の他の側面は、前記第２突起状電極の表層に金が含まれていることである。

本発明の電子部品の実装構造体の他の側面は、前記はんだが、スズを含むことである。

本発明によれば、電子部品の面内において電子部品と基板との間の距離が増加するのに応じて、基板の電極端子上における、はんだの濡れ面積を少なくできるので、電子部品の電極端子と基板の電極端子との間の電気的な未接続を防ぐことができる。一方、電子部品の面内において電子部品と基板との間の距離が減少するのに応じて、基板の電極端子上における、はんだの濡れ面積を増加させることができるので、電子部品上の突起状電極の底面の投影領域から、はんだがはみ出さないようにすることができ、ブリッジ不良を防ぐことができる。したがって、電子部品と基板とを接続する複数の接合部間ではんだの体積が均一であっても、電子部品の面内において電子部品と基板との間の距離が不均一なことに起因する不良の発生を防ぐことができる。したがって、反りを有する半導体素子等の電子部品が基板上に実装されて成る実装構造体において、高い接続信頼性を確保することができる。

また、本発明によれば、電子部品の電極端子と基板の電極端子とを接合する際に、電子部品の電極端子上の突起状電極と基板の電極端子上の突起状電極の先端同士を接触させても、ブリッジ不良を防ぐことができるので、電子部品を基板に搭載する際に、電子部品の搭載高さを制御する必要がなくなり、その結果、搭載時間を短縮することができる。

本発明の実施の形態における電子部品の実装構造体を説明するための断面図 本発明の実施の形態における電子部品の実装構造体の接合部を説明するための拡大断面図 本発明の実施の形態における電子部品の実装構造体の接合部を説明するための拡大断面図 本発明の実施の形態における電子部品の実装構造体の製造方法を示すフローチャート 本発明の実施の形態における電子部品の実装構造体の製造方法を説明するための工程断面図 従来の実装構造体を説明するための断面図 従来の実装構造体の接合部を説明するための拡大断面図 従来の実装構造体の接合部を説明するための拡大断面図

以下、本発明の実施の形態について、図面を参照しながら説明する。但し、同じ構成要素には同じ符号を付与することによって重複する説明を省略する。また、図面は、理解し易くするために、それぞれの構成要素を模式的に図示している。また図示された各構成要素の形状、厚み、長さ、個数等は図面作成の都合上から、実際とは異なる。なお、以下の実施の形態で示す各構成要素の材質や形状、寸法等は一例であって特に限定されるものではなく、本発明の効果から実質的に逸脱しない範囲で種々の変更が可能である。

以下の実施の形態では、電子部品の実装構造体の一例として、電子部品の一例であるＳｉ（シリコン）製の半導体素子やＧａＡｓ（ガリウム砒素）製の半導体素子などが、基板の一例である回路基板上に実装されて成る実装構造体について説明する。但し、電子部品と基板はこれらに限定されるものではない。例えば、電子部品が、電極端子間ピッチが狭いコンデンサや、コイル、抵抗などの受動部品である場合も、以下の実施の形態と同様の効果が得られる。

図１は本発明の実施の形態における電子部品の実装構造体を説明するための断面図である。

図１に示すように、半導体素子１の、回路基板２に対向する面の内側の層には、複数の電極端子（第１電極端子）３がマトリクス状に配置されている。詳しくは、半導体素子１の、回路基板２に対向する面の内側には、例えばＣｕ（銅）やＡｌ（アルミニウム）などからなる図示しない微細配線層と、例えばｌｏｗｋ層やＵｌｔｒａ ｌｏｗ−ｋ層などの図示しない脆弱な低誘電率絶縁層（層間絶縁膜の一例）と、を含む多層配線層が設けられており、その多層配線層の最表面に電極端子３が設けられている。

低誘電率絶縁層の膜厚は、１層あたり数百ｎｍである。半導体素子１の電極端子３は、例えば、Ａｌ−Ｃｕ系、Ａｌ−Ｓｉ−Ｃｕ系、Ａｌ−Ｓｉ系のアルミニウム合金や、Ｃｕ、Ａｌ等からなる。この実施の形態では、電極端子３の材料としてＡｌを選択した場合について説明する。

一方、回路基板２は、半導体素子１の電極端子３に対向するように配置された電極端子（第２電極端子）４を有している。回路基板２には、例えばシリコンやポリシリコン、ガラス等からなる回路基板を用いる。回路基板２の電極端子４は、例えば、Ａｌ−Ｃｕ系、Ａｌ−Ｓｉ−Ｃｕ系、Ａｌ−Ｓｉ系のアルミニウム合金や、Ｃｕ、Ａｌ等からなる。この実施の形態では、電極端子４の材料としてＡｌを選択した場合について説明する。

半導体素子１の電極端子３上には、円柱や角柱などの柱状の突起状電極（第１突起状電極）５が設けられている。回路基板２の電極端子４上にも、円柱や角柱などの柱状の突起状電極（第２突起状電極）６が設けられている。半導体素子１の電極端子３と回路基板２の電極端子４とは、それらの上に設けられた突起状電極５および６と、はんだ７によって、電気的および機械的に接続されている。つまり、半導体素子１の電極端子３と回路基板２の電極端子４とを接続する接合部は、突起状電極５および６と、はんだ７からなる。半導体素子１の電極端子３と回路基板２の電極端子４は共に、等間隔でマトリクス状に配置されているので、半導体素子１の電極端子３と回路基板２の電極端子４とを接続する接合部も同様に、半導体素子１と回路基板２との間に、等間隔でマトリクス状に配置される。

突起状電極５および６は、例えば、Ｃｕ（銅）からなる。あるいは、突起状電極５および６の材料として、Ｎｉ−Ｐ（麟）合金やＮｉ−Ｂ（ホウ素）合金、Ｎｉ等を用いてもよい。あるいは、突起状電極５および６は、例えば、Ｎｉ／Ｐｄ（パラジウム）／Ａｕ（金）等の３層構造にしてもよい。

はんだ７には、例えば、Ｓｎ−Ａｇ系はんだ、Ｓｎ−Ａｇ−Ｃｕ系はんだ、Ｓｎ−Ｚｎ（亜鉛）系はんだ、Ｓｎ−Ｚｎ−Ｂｉ（ビスマス）系はんだ、Ｓｎ−Ｐｂ（鉛）系はんだ、Ｓｎ−Ｂｉ系はんだ、Ｓｎ−Ａｇ−Ｂｉ−Ｉｎ（インジウム）系はんだ、Ｓｎ−Ｉｎ系はんだ、Ｉｎはんだ、Ｓｎはんだ等などを用いることができる。

この実施の形態では、半導体素子１上の突起状電極５の主成分がＣｕ（銅）であり、回路基板２上の突起状電極６の主成分がＮｉ（ニッケル）であり、はんだ７の主成分がＳｎ（スズ）である場合について説明する。

半導体素子１には、回路基板２に対向する面を保護するための保護膜８が形成されており、その保護膜８には、半導体素子１の電極端子３の表面の一部を露出させる開口部が形成されている。半導体素子１の突起状電極５は、その保護膜８の開口部から突出している。同様に、回路基板２には、半導体素子１に対向する面を保護するための保護膜９が形成されており、その保護膜９には、回路基板２の電極端子４の表面の一部を露出させる開口部が形成されている。回路基板２の突起状電極６は、その保護膜９の開口部から突出している。保護膜８および９は、例えばＳｉＮ（窒化珪素）やポリイミド等からなる。この実施の形態では、保護膜８および９の材料としてＳｉＮを選択した場合について説明する。

半導体素子１上の突起状電極５は、その頭頂部（端面）の面積が、回路基板２上の突起状電極６の頭頂部（端面）の面積よりも大きくなるように形成されている。したがって、突起状電極５および６が円柱状の場合、半導体素子１上の突起状電極５は、その頭頂部（端面）の径が、回路基板２上の突起状電極６の頭頂部（端面）の径よりも大きくなるように形成される。

一方、回路基板２の保護膜９の開口部は、半導体素子１の面内において、半導体素子１と回路基板２との間の隙間の大きさである接合部の高さ（実装高さ）が低くなるのに応じて、その開口部の面積（開口面積）が大きくなるように形成されている。例えば保護膜９の開口部が円形状の場合、保護膜９の開口部は、半導体素子１の面内において接合部の高さが減少するのに応じて、その開口部の径が増加するように形成されている。また、少なくとも、半導体素子１上の突起状電極５と回路基板２上の突起状電極６の頭頂部同士が接触する接合部、又は実装高さが最も低い箇所の接合部において、回路基板２の保護膜９の開口面積を、回路基板２の電極端子４上に形成される突起状電極６の底面の面積よりも大きくする。好適には、実装高さが最も高い箇所以外の領域に配置される接合部において、回路基板２の保護膜９の開口面積を、回路基板２の突起状電極６の底面の面積よりも大きくする。さらに好適には、全ての接合部において、回路基板２の保護膜９の開口面積を、回路基板２の突起状電極６の底面の面積よりも大きくする。

したがって、図１に示すように、半導体素子１の外周部分に対応する領域の実装高さが、半導体素子１の中央部分に対応する領域の実装高さよりも高い場合には、その半導体素子１の外周部分に対応する領域における回路基板２の保護膜９の開口面積を、半導体素子１の中央部分に対応する領域における回路基板２の保護膜９の開口面積よりも小さくする。より好適には、図１に示すように、半導体素子１の外形の端部へ向かうに連れて実装高さが徐々に増加する場合には、その実装高さの増加の合せて、回路基板２の保護膜９の開口面積を徐々に減少させる。

例えば、外形が矩形状の半導体素子１を回路基板２にフリップチップ実装した場合、半導体素子１は下に凸に反った状態となる。これは、フリップチップ実装におけるはんだ溶融後の冷却過程時に、半導体素子１と回路基板２との間の弾性率や線膨張係数の差や、半導体素子１の内部層間の弾性率や線膨張係数の差、回路基板２の内部層間の弾性率や線膨張係数の差に起因する熱応力が、半導体素子１の外形のコーナー部（曲折部）に集中するためである。

このように半導体素子１が反ると、半導体素子１の外形のコーナー部に対応する領域における接合部の高さ（実装高さ）は、半導体素子１の外形の中央部分に対応する領域における接合部の高さ（実装高さ）よりも高くなる。その結果、半導体素子１の外形のコーナー部に対応する領域では、図２に示すように、はんだ７が引き伸ばされる。しかし、この実施の形態の実装構造体によれば、半導体素子１の突起状電極５の先端の面積よりも回路基板２の突起状電極６の先端の面積が小さく、かつ、半導体素子１の面内において実装高さが増加するのに応じて、回路基板２の電極端子４上における、はんだ７の濡れ面積が少なくなるため、はんだ７が引き伸ばされても、回路基板２の突起状電極６の側面に、はんだ７が濡れ広がっており、半導体素子１の電極端子３と回路基板２の電極端子４との間の電気的な導通を良好に確保できる。一方、半導体素子１の外形の中央部分に対応する領域では、図３に示すように、半導体素子１上の突起状電極５と回路基板２上の突起状電極６の頭頂部同士が接触しており、半導体素子１上の突起状電極５の頭頂部と回路基板２上の突起状電極６の頭頂部との間から、はんだ７がはみ出す。しかし、この実施の形態の実装構造体によれば、半導体素子１の突起状電極５の先端の面積よりも回路基板２の突起状電極６の先端の面積が小さく、かつ、半導体素子１の面内において実装高さが減少するのに応じて、回路基板２の電極端子４上における、はんだ７の濡れ面積が増加するため、半導体素子１の突起状電極５と回路基板２の突起状電極６との間で、はんだ７が押しつぶされても、半導体素子１上の突起状電極５の底面の投影領域から、はんだ７がはみ出さず、ブリッジ不良は発生していない。

この実施の形態では、半導体素子１は、外形が８ｍｍ×８ｍｍの矩形状で、厚みが０．０５ｍｍである。回路基板２は、外形が１６ｍｍ×１６ｍｍの矩形状で、厚みが０．１５ｍｍである。半導体素子１の電極端子３と回路基板２の電極端子４は共に、直径２５μｍの円形状で、厚みは０．５〜２．０μｍであり、半導体素子１のエリア内に４０μｍピッチで等間隔かつマトリクス状に配置されている。また、半導体素子１上の突起状電極５は、直径２０μｍの円柱状で、高さは２０μｍであり、半導体素子１のエリア内に４０μｍピッチで等間隔かつマトリクス状に配置されている。一方、回路基板２上の突起状電極６は、直径１０μｍの円柱状で、高さは１０μｍであり、半導体素子１上の突起状電極５と対応するように設けられている。好適には、回路基板２の突起状電極６は、高さ≦径の関係を満たすように形成する。また、好適には、回路基板２の突起状電極６の径は、半導体素子１の突起状電極５の径の０．４倍〜０．７倍の大きさにする。また、半導体素子１の電極端子３を部分的に露出させる保護膜８の開口部は、直径２０μｍの円形状である。一方、回路基板２の電極端子４を部分的に露出させる保護膜９の開口部も円形状であり、その開口部の直径は、半導体素子１の外形の中央部分に対応する領域においては２０μｍであり、半導体素子１の外形の中央部分に対応する領域から、その半導体素子１の外形のコーナー部（曲折部）に対応する領域へ向かうに連れて、徐々に小さくなり、半導体素子１の外形のコーナー部（曲折部）に対応する領域においては１０μｍである。また、半導体素子１の保護膜８と回路基板２の保護膜９の膜厚は、０．５〜５．０μｍ程度である。

続いて、本実施の形態における電子部品の実装構造体の製造方法について説明する。図４は本実施の形態における電子部品の実装構造体の製造方法を示すフローチャートであり、図５は本実施の形態における電子部品の実装構造体の製造方法を説明するための工程断面図である。

この実施の形態では、電解メッキ法によって、ウエハに形成されている複数の半導体素子１の電極端子３上に一括して突起状電極５を形成する。具体的には、まず、図５の（ａ０）に示すように、Ａｌからなる電極端子３の表面から不純物を除去した後、例えばＴｉＷ／ＣｕからなるＵＢＭ（Ｕｎｄｅｒ Ｂａｒｒｉｅｒ Ｍｅｔａｌ）をウエハ全面（ウエハの、電極端子３が露出している面の全面）に、スパッタする。次に、フォトレジストをウエハ全面（ウエハの、電極端子３が露出している面の全面）に塗布し、露光、現像する。次に、図５の（ａ１）に示すように、現像したパターン（フォトレジストのパターン）から露出するＵＢＭ上にＣｕをめっきして、突起状電極５を形成する（図４のステップａ１）。次に、図５の（ａ２）に示すように、突起状電極５の上にはんだ７をめっきする（図４のステップａ２）。次に、フォトレジストを除去し、その後、不要なＵＢＭをエッチング除去する。次に、図５の（ａ３）に示すように、はんだ融点以上になるようにリフロー炉でウェハを加熱して、はんだ７を溶融する。これにより、はんだ７の表面は、曲率を持つ形状、例えば半球状となる（図４のステップａ３）。なお、ウェハにフラックスを塗布した後に、例えばＮ_２リフロー炉などを用いて、Ｎ_２などの不活性ガス雰囲気下でウェハをはんだ融点以上に昇温して、はんだ７を溶融してもよい。あるいは、還元リフロー炉を用いて、例えばギ酸や水素などの還元雰囲気下においてウェハをはんだ融点以上に昇温して、はんだ７を溶融してもよい。

一方、回路基板２に対しても、半導体素子１と同様に、電解メッキ法によって回路基板２の電極端子４上に突起状電極６を形成する。具体的には、まず、図５の（ｂ０）に示すように、Ａｌからなる電極端子４の表面から不純物を除去した後、例えばＴｉＷ／ＣｕからなるＵＢＭを、回路基板２の、電極端子４が露出している面の全面にスパッタする。次に、フォトレジストを、回路基板２の、電極端子４が露出している面の全面に塗布し、露光、現像する。次に、図５の（ｂ１）に示すように、現像したパターン（フォトレジストのパターン）から露出するＵＢＭ上にＮｉをめっきして、突起状電極６を形成する（図４のステップｂ１）。次に、フォトレジストを除去し、その後、Ａｕ（金）からなる酸化防止膜をフラッシュめっきする。これにより、回路基板２の突起状電極６の表面に、Ａｕ（金）からなる酸化防止膜が形成される。次に、不要な酸化防止膜およびＵＢＭをエッチング除去する。

次に、図５の（ｃ１）に示すように、半導体素子１と回路基板２を加熱しながら、半導体素子１上の突起状電極５を回路基板２上の突起状電極６へ向けて加圧して、半導体素子１を回路基板２上にフリップチップ実装する（図４のステップｃ１）。

具体的には、まず、半導体素子１及び回路基板２を加熱して、半導体素子１に設けられたはんだ７を、はんだ融点以上の温度（例えば２２０〜２６０°Ｃ）に昇温する。この加熱により、はんだ７が溶融する。

次に、はんだ７が溶融した状態で、半導体素子１を回路基板２に向けて加圧して、半導体素子１上の突起状電極５と回路基板２上の突起状電極６の頭頂部同士を接触させる。これにより、溶融したはんだ７が押しつぶされて、回路基板２上の突起状電極６のＡｕからなる表面に濡れ広がる。このとき、回路基板２上の突起状電極６の表面にはんだ７が濡れ広がるのに必要な時間だけ、半導体素子１を回路基板２に向けて加圧したまま保持する。これにより、回路基板２上の突起状電極６の周囲に、はんだ７が配置される。また、この過程で、半導体素子１上の突起状電極５に含有されるＣｕ原子のはんだ７への拡散と、回路基板２上の突起状電極６に含有されるＮｉ原子のはんだ７への拡散が進む。なお、突起状電極６の表面の全面でＮｉ原子をはんだ７へ拡散させる後工程が設けられていない場合には、この半導体素子１を回路基板２に向けて加圧したまま一定時間保持する工程を、突起状電極６の表面の全面でＮｉ原子がはんだ７へ拡散するまで続ける。

以上のように、この実施の形態における電子部品の実装構造体の製造方法は、半導体素子１の電極端子３上に設けられた突起状電極５と、回路基板２の電極端子４上に設けられた突起状電極６と、を接合するためのはんだ７を溶融させて、半導体素子１上の突起状電極５を構成する金属（銅）とはんだ７を構成する金属（スズ）とからなる合金層および回路基板２上の突起状電極６を構成する金属（ニッケル）とはんだ７を構成する金属（スズ）とからなる合金層を成長させ、半導体素子１上の突起状電極５の頭頂部から成長した合金層、並びに、回路基板２上の突起状電極６の頭頂部と側面からそれぞれ成長した合金層が、はんだ７で囲まれた断面構造を、半導体素子１の電極端子３と回路基板２の電極端子４とを接続する接合部に形成する工程を具備している。

次に、半導体素子１及び回路基板２をはんだ凝固点以下まで冷却する。これにより、はんだ７が凝固して、図５の（ｃ１）に示すように、半導体素子１の電極端子３と回路基板２の電極端子４とを接続する接合部が形成される（図４のステップｃ１）。さらに、常温まで冷却することにより、電子部品の実装構造体が得られる。

この実装構造体は、フリップチップ実装におけるはんだ溶融後の冷却過程時に、例えば図１に示すように、半導体素子１の外周部が反って、半導体素子１が下に凸に反った状態となる。このため、半導体素子１の外形のコーナー部（曲折部）に対応する領域における接合部の高さ（実装高さ）が、半導体素子１の外形の中央部分に対応する領域における接合部の高さ（実装高さ）よりも高くなる。その結果、半導体素子１の外形のコーナー部に対応する領域では、図２に示すように、半導体素子１上の突起状電極５の頭頂部と回路基板２上の突起状電極６の頭頂部とが離間して、はんだ７は引き伸ばされる。

本実施の形態の実装構造体では、半導体素子１が反ることによって実装高さが増加することが予想される領域において、その予測される増加量に応じて回路基板２の保護膜９の開口径（開口面積）を減少させている。はんだ７は、回路基板２上では、保護膜９の開口部を超えて濡れ広がらないので、回路基板２の保護膜９の開口径（開口面積）を減少させることで、回路基板２の電極端子４上におけるはんだ７の濡れ面積を減少させることができる。このように回路基板２の電極端子４へのはんだ７の濡れ広がりが抑制されるので、実装高さが増加することにより、半導体素子１上の突起状電極５と回路基板２上の突起状電極６との間に隙間が発生して、はんだ７が引き伸ばされても、その隙間においてはんだ７がちぎれることなく、半導体素子１上の突起状電極５の頭頂部（端面）、ならびに回路基板２上の突起状電極６の頭頂部（端面）および側面に、はんだ７が十分に濡れ広がった状態が保持される。

一方、図３に示すように、半導体素子１の外形の中央部分に対応する領域では、はんだ７は、押しつぶされたままの状態を維持する。本実施の形態の実装構造体では、回路基板２上の突起状電極６の径（断面積）が、半導体素子１上の突起状電極５の径（断面積）よりも小さいので、押し潰されたはんだ７は、回路基板２上の突起状電極６の側面に濡れ広がり、かつ、半導体素子１の外形の中央部分に対応する領域では、回路基板２の保護膜９の開口径（開口面積）が、突起状電極６の径（底面の面積）よりも大きいので、はんだ７は、回路基板２の電極端子４の表面にも濡れ広がる。このため、はんだ７は、半導体素子１上の突起状電極５の底面の投影領域からはみ出さない。したがって、ブリッジ不良は発生しない。

なお、回路基板２の保護膜９の開口径（開口面積）が小さい接合部においても、半導体素子１が反る前は、半導体素子１上の突起状電極５と回路基板２上の突起状電極６の頭頂部同士の接触によって、はんだ７は押しつぶされているが、回路基板２上の突起状電極６の径（断面積）が、半導体素子１上の突起状電極５の径（断面積）よりも小さいので、押し潰されたはんだ７は、回路基板２上の突起状電極６の側面に濡れ広がり、半導体素子１上の突起状電極５の底面の投影領域から、はんだ７がはみ出す量は少なく、ブリッジ不良が起こることはない。

以上のように、この実施の形態によれば、半導体素子１と回路基板２の弾性率及び線膨張係数が異なるために、フリップチップ実装におけるはんだ溶融後の冷却過程時や、急激な温度差が発生する使用環境下において、半導体素子１に反りが発生して、半導体素子１の電極端子３と回路基板２の電極端子４との間の距離が変化しても、半導体素子１上の突起状電極５の頭頂部（端面）から、回路基板２上の突起状電極６の側面にかけて、はんだ７の濡れを確保することができる。このため、半導体素子１の電極端子３と回路基板２の電極端子４との未接続や、隣接する電極端子間のブリッジを防止でき、高い接続信頼性を確保できる。

したがって、この実施の形態によれば、複数の微細はんだ接合体によって半導体素子の電極端子と回路基板の電極端子とが電気的および機械的に接合されて成る実装構造体において、半導体素子や回路基板が薄化しても、高い接続信頼性を実現することができる。

なお、図示しないが、ディスペンス装置を用いて、半導体素子１と回路基板２との間の空隙に封止樹脂を充填しても構わない。その封止樹脂により、半導体素子１の電極端子３が受ける応力を低減することができ、信頼性を向上させることができる。

ここで、はんだ７の量について説明する。はんだ７の量は、以下の式の関係を満たす量とするのが好適である。
はんだ７の体積≦（半導体素子１上の突起状電極５の頭頂部の面積−回路基板２上の突起状電極６の底面の面積）×回路基板２上の突起状電極６の高さ

このようすれば、半導体素子１上の突起状電極５の頭頂部と回路基板２上の突起状電極６の頭頂部が接触しても、半導体素子１上の突起状電極５の底面の投影領域から、はんだ７がはみ出さない。したがって、隣接する電極端子間のブリッジ不良を確実に防ぐことができ、より高い接続信頼性を確保できる。

また、半導体素子１を回路基板２に搭載する際に、半導体素子１の搭載高さを制御することなく、半導体素子１の突起状電極５と回路基板２の突起状電極６の頭頂部同士が接触するように半導体素子１を加圧するだけでよいので、搭載時間を短縮することができる。

なお、半導体素子１の搭載高さを制御して、半導体素子１の突起状電極５と回路基板２の突起状電極６の頭頂部同士が接触しない状態で、はんだ７の溶融と冷却を行ってもよい。この場合、半導体素子１に反りが発生することにより、半導体素子１の外形の中央部分に対応する領域では実装高さが減少し、半導体素子１の外形のコーナー部に対応する領域では実装高さが増加するが、半導体素子１上の突起状電極５の頭頂部（端面）の面積が、回路基板２上の突起状電極６の頭頂部（端面）の面積よりも大きく、半導体素子１の面内において実装高さが減少するのに応じて、回路基板２の電極端子４上における、はんだ７の濡れ面積が増加するので、半導体素子１上の突起状電極５の底面の投影領域から、はんだ７がはみ出すことはなく、また、半導体素子１の面内において実装高さが増加するのに応じて、回路基板２の電極端子４上における、はんだ７の濡れ面積が少なくなるので、半導体素子１上の突起状電極５の頭頂部（端面）から、回路基板２上の突起状電極６の側面にかけて、はんだ７の濡れを確保することができる。

また、半導体素子１を回路基板２へ向けて加圧して接合部を形成する際に、半導体素子１を回路基板２に搭載する搭載圧力（荷重）を高くすることにより、回路基板２上の突起状電極６の端面から半導体素子１上の突起状電極５の端面へ加わる圧力を高めて、半導体素子１上の突起状電極５の端面に、回路基板２上の突起状電極６によって凹みを形成してもよい。このように、半導体素子１上の各突起状電極５に凹みが形成されるほど、半導体素子１上の各突起状電極５の中央部を、回路基板２上の各突起状電極６によって押し潰すことにより、実装高さが全体的に下がるので、半導体素子１の反りが大きい場合であっても、半導体素子１の外周部分に対応する領域において、半導体素子１の電極端子３と回路基板２の電極端子４との接続を容易に確保することができる。半導体素子１上の突起状電極５に形成する凹みの深さは、搭載圧力（荷重）を調整することにより制御することができ、半導体素子１の反りが大きくなるほど、凹みが深くなるように搭載圧力（荷重）を高くするのが好適である。

また、この実施の形態とは逆に、半導体素子１上の突起状電極５の頭頂部（端面）の面積を、回路基板２上の突起状電極６の頭頂部（端面）の面積よりも小さくし、半導体素子１の面内で実装高さが減少するのに応じて、半導体素子１の電極端子３上における、はんだ７の濡れ面積が増加するように、半導体素子１の保護膜８の開口面積を調整する一方で、半導体素子１の面内において実装高さが増加するのに応じて、半導体素子１の電極端子３上における、はんだ７の濡れ面積が減少するように、半導体素子１の保護膜８の開口面積を調整しても、この実施の形態と同様の効果を得ることができる。

本発明にかかる電子部品の実装構造体とその製造方法は、反りを有する半導体素子等の電子部品が基板上に実装されて成る実装構造体において、高い接続信頼性を確保でき、特に、薄化が進展している半導体素子を回路基板に実装する実装分野において有用である。

１ 半導体素子
２ 回路基板
３ 電極端子
４ 電極端子
５ 突起状電極
６ 突起状電極
７ はんだ
８ 保護膜
９ 保護膜
１０１ 半導体素子
１０２ 電極端子
１０３ 下層電極
１０４ はんだ
１０５ 保護膜
１０６ 回路基板
１０７ 電極端子
１０８ 円柱状電極
１０９ 保護膜

Claims (10)

1. 複数個の第１電極端子を有する電子部品と、
   複数個の第２電極端子を有する基板と、
   前記電子部品の第１電極端子と前記基板の第２電極端子とを接合する複数個の接合部と、
   を備え、
   前記接合部が、前記電子部品の第１電極端子上に形成された第１突起状電極と、前記基板の第２電極端子上に形成された第２突起状電極と、はんだと、を含み、
   前記第１突起状電極の先端の面積が、前記第２突起状電極の先端の面積よりも大きく、かつ、前記電子部品の外周部に対応する領域に配置されている前記第２電極端子のうちの少なくとも１つの第２電極端子の、前記基板から露出する部分の面積が、前記電子部品の中央部分に対応する領域に配置されている前記第２電極端子の前記基板から露出する部分の面積よりも小さいことを特徴とする電子部品の実装構造体。
2. 前記第１および第２突起状電極の形状が柱状であることを特徴とする請求項１記載の電子部品の実装構造体。
3. 前記はんだが、前記第２突起状電極の周囲に配置されていることを特徴とする請求項１記載の電子部品の実装構造体。
4. 前記はんだの体積が、以下の式の関係を満たすことを特徴とする請求項１記載の電子部品の実装構造体。
   前記はんだの体積≦（前記第１突起状電極の先端の面積−前記第２突起状電極の先端または底面の面積）×前記第２突起状電極の高さ
5. 前記第１および第２突起状電極の形状が円柱状であり、前記第２突起状電極の高さ及び径が、高さ≦径の関係を満たすことを特徴とする請求項１記載の電子部品の実装構造体。
6. 前記第１および第２突起状電極の形状が円柱状であり、前記第２突起状電極の径が、前記第１突起状電極の径の０．４倍〜０．７倍の大きさであることを特徴とする請求項１記載の電子部品の実装構造体。
7. 前記第１突起状電極が銅を含むことを特徴とする請求項１記載の電子部品の実装構造体。
8. 前記第２突起状電極が、銅またはニッケルを含むことを特徴とする請求項１記載の電子部品の実装構造体。
9. 前記第２突起状電極の表層に金が含まれていることを特徴とする請求項１記載の電子部品の実装構造体。
10. 前記はんだが、スズを含むことを特徴とする請求項１記載の電子部品の実装構造体。

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