JP7534263B2 - 検出回路及び検出装置 - Google Patents

Description

本発明は、検出回路及び検出装置に関する。

従来から、移動体の移動をホール素子によって検出し、ホール素子の出力信号に基づいて、移動体の移動（移動量）や移動体の移動の向きを検出する検出装置が知られている（たとえば、特許文献１参照）。

特開２００８－７６５９１号公報

検出装置では、ホール素子の２相の出力信号（パルス信号）を制御装置（コンピュータ等）に入力し、制御装置において移動体の移動等を検出している。ここで、移動体の移動が速くなると、出力信号の周波数が高くなる（周期が短くなる）ため、出力信号のパルス幅が小さくなる。この場合において、たとえば、制御装置において割り込み処理等が発生すると、出力信号を正確に取得できなくなるおそれがある。この場合、移動体の向きの検出ができなくなる。移動体の向きの検出ができない場合、その移動区間は無視（除外）されるため、移動体の移動量に誤差が生じ得る。このような不具合の発生を回避するために、制御装置の処理能力を向上させることが考えられる。しかしながら、この構成では、構成が複雑化したり、コストが増大したりする。

本発明の一側面は、簡易な構成で移動体の移動を精度良く検出することができる検出回路及び検出装置を提供することを目的とする。

本発明の一側面に係る検出回路は、移動体の移動及び当該移動体の移動の向きを検出する検出回路であって、移動体の移動に係る信号を入力する入力部と、入力部によって入力された信号において、入力部に第一時刻に入力される信号を第一信号とした場合、第一時刻よりも一時刻前の第二時刻に入力された第二信号と、第二時刻よりも一時刻前の第三時刻に入力された第三信号と、を保持する保持部と、第一信号と第二信号とに基づいてクロック信号を生成する生成部と、移動体の移動に係る移動信号、及び、移動体の移動の方向に係る方向信号を出力する出力部と、を備え、保持部は、生成部において生成されたクロック信号に基づいて、第二信号及び第三信号を取得して保持し、出力部は、第二信号及び第三信号に基づいて移動体の向きを判定する判定部と、生成部において生成されたクロック信号に基づいて移動体の移動を検出する検出部と、を有する。

本発明の一側面に係る検出回路では、上記回路構成によって、移動体の移動に係る移動信号、及び、移動体の移動の方向に係る方向信号を出力する。そのため、検出回路では、移動体の移動が速い場合であっても、割り込み処理等によって信号が取得できなくなるといった事態を回避できる。また、高性能な制御装置を必要としない。そのため、検出回路では、簡易な構成で移動体の移動を精度良く検出することができる。

一実施形態においては、判定部は、方向信号を入力し、方向信号を平滑化して出力する平滑部を有していてもよい。この構成では、方向信号にグリッチノイズが含まれている場合に、グリッチノイズを低減させることができる。

一実施形態においては、生成部は、クロック信号を遅延させる遅延部を有していてもよい。クロック信号のパル幅が狭い場合、クロック信号に基づいて動作する保持部及び検出部において誤動作が生じるおそれがある。この構成では、遅延部によって、クロック信号のパルス幅を広くすることができる。そのため、上記誤動作が生じることを回避することができる。

一実施形態においては、出力部は、移動信号及び方向信号を所定の信号に変換する変換部を有していてもよい。この構成では、移動信号及び方向信号を用いて処理する制御装置において、制御装置の処理に適した信号とすることができる。

一実施形態においては、検出部は、クロック信号を入力してクロック信号に応じて二つのカウンタ信号を出力するカウンタ部と、カウンタ部から出力された二つのカウンタ信号を入力し、二つのカウンタ信号の論理積を演算して、演算結果を移動信号として出力する論理積回路と、を有していてもよい。この構成では、移動体の移動を適切に検出することができる。

一実施形態においては、検出部は、クロック信号を入力してクロック信号に応じて二つのカウンタ信号を出力するカウンタ部と、二つのカウンタ信号のうちの一方のカウンタ信号を入力し、一方のカウンタ信号の値を反転させた反転信号を出力する論理否定回路と、二つのカウンタ信号のうちの他方のカウンタ信号及び反転信号を入力し、他方のカウンタ信号と反転信号との論理積を演算して、演算結果を移動信号として出力する論理積回路と、を有していてもよい。この構成では、移動体の移動を適切に検出することができる。

一実施形態においては、入力部は、圧電素子の駆動によって移動する移動体の移動に係る信号を入力してもよい。この構成では、検出回路において、圧電素子の駆動によって移動する移動体の移動に係る移動信号、及び、当該移動体の移動の方向に係る方向信号を出力できる。

本発明の一側面に係る検出装置は、上記の検出回路と、検出回路から出力された移動信号及び方向信号を処理する制御装置と、を備える。

本発明の一側面に係る検出装置では、上記の検出回路を備えている。これにより、検出装置では、簡易な構成で移動体の移動を精度良く検出することができる。

本発明の一側面によれば、簡易な構成で移動体の移動を精度良く検出することができる。

図１は、一実施形態に係る検出回路を備える検出システムを示す図である。 図２（ａ）は、移動装置の正面図であり、図２（ｂ）は、移動装置の側面図である。 図３は、検出回路の構成を示す図である。 図４（ａ）及び図４（ｂ）は、入力部に入力される信号を示す図である。 図５は、スライド部が第一方向に移動している場合において、保持部で保持されるデータを示す図である。 図６は、スライド部が第二方向に移動している場合において、保持部で保持されるデータを示す図である。 図７は、スライド部が第一方向に移動している場合における、信号の規則性を示す図である。 図８は、スライド部が第二方向に移動している場合における、信号の規則性を示す図である。 図９は、検出部の動作を説明するための表である。 図１０は、他の実施形態に係る検出部の構成を示す図である。 図１１は、変換部の構成を示す図である。 図１２（ａ）及び図１２（ｂ）は、変換部によって変換された信号を示す図である。

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、図面の説明において同一又は相当要素には同一符号を付し、重複する説明は省略する。

図１は、一実施形態に係る検出装置を含む検出システムを示す図である。図１に示されるように、検出システム１００は、移動装置１１０と、検出回路１と、コンピュータ（制御装置）２００と、を備えている。検出回路１及びコンピュータ２００は、検出装置を構成している。

図２（ａ）は、移動装置の正面図であり、図２（ｂ）は、移動装置側面図である。図２に示されるように、移動装置１１０は、圧電素子１１２と、スライド体１１４と、エンコーダ１１６と、を備えている。以下の説明では、説明の便宜のため、図２（ａ）及び図２（ｂ）に示す「Ｘ」、「Ｙ」及び「Ｚ」方向を用いることがある。

スライド体１１４は、スライド部（移動体）１１８と、レール部１２０と、を有している。スライド部１１８は、レール部１２０に対して移動可能（摺動可能）に設けられている。スライド部１１８は、レール部１２０の延在方向（Ｙ方向）に沿って移動する。スライド部１１８は、第一方向（たとえば、図２（ａ）において右側に向かう方向）と、第一方向と反対の第二方向（たとえば、図２（ｂ）において左側に向かう方向）と、に移動する。レール部１２０は、固定されている。図２（ｂ）に示されるように、スライド部１１８とレール部１２０との間には、ボール１１９が設けられている。ボール１１９は、Ｚ方向において、レール部１２０を挟む位置にそれぞれ設けられている。

図２（ｂ）に示されるように、スライド部１１８は、長手方向に沿った方向から見て、略Ｕ字形状を呈している。図２（ａ）及び図２（ｂ）に示されるように、スライド部１１８の上面１１８Ａには、摩擦部材１２２が配置されている。摩擦部材１２２は、たとえば、アルミナ板である。摩擦部材１２２は、スライド部１１８の長手方向に沿って延在している。圧電素子１１２は、摩擦部材１２２と当接可能に設けられており、スライド部１１８を移動させる。すなわち、スライド部１１８は、圧電素子１１２の駆動によって移動する。

スライド部１１８の下面１１８Ｂには、磁気リボン１２４が配置されている。磁気リボン１２４は、スライド部１１８の長手方向に沿って延在している。磁気リボン１２４は、Ｎ極及びＳ極が磁気リボン１２４の長手方向（スライド部１１８の長手方向）において交互に配置されている。

エンコーダ１１６は、磁気リボン１２４の位置を検出する。エンコーダ１１６は、磁気リボン１２４と対向する位置に配置されている。エンコーダ１１６は、第一ホール素子１１６Ａ及び第二ホール素子１１６Ｂを含んでいる。第一ホール素子１１６Ａ及び第二ホール素子１１６Ｂのそれぞれは、検出結果を示す信号を出力する。エンコーダ１１６は、２相の出力を出力する。第一ホール素子１１６Ａ及び第二ホール素子１１６Ｂは、磁気リボン１２４のＮ極を検出（Ｎ極に反応）した場合には「１」、磁気リボン１２４のＳ極を検出（Ｓ極に反応）した場合には「０」を出力する。以下の説明では、第一ホール素子１１６Ａが出力する信号を「信号Ａ」、第二ホール素子１１６Ｂが出力する信号を「信号Ｂ」とする。なお、第一ホール素子１１６Ａ及び第二ホール素子１１６Ｂが出力する信号としては、「１」に替えて「Ｈ」、「０」に替えて「Ｌ」であってもよい。

図３に示されるように、検出回路１は、入力部３と、保持部５と、生成部７と、出力部９と、を備えている。

入力部３は、圧電素子１１２の駆動によって移動するスライド部１１８の移動に係る信号を入力する。入力部３は、エンコーダ１１６から出力された信号Ａ及び信号Ｂを入力する。入力部３は、信号Ａを入力する第一入力端３０と、信号Ｂを入力する第二入力端３２と、を有している。第一入力端３０に入力された信号Ａ及び第二入力端３２に入力された信号Ｂのそれぞれは、保持部５及び生成部７に出力される。

図４（ａ）及び図４（ｂ）は、入力部に入力される信号を示す図である。図４（ａ）では、スライド体１１４のスライド部１１８が第一方向に移動したときに、入力部３に入力される信号Ａ及び信号Ｂを示している。図４（ｂ）では、スライド体１１４のスライド部１１８が第二方向に移動したときに、入力部３に入力される信号Ａ及び信号Ｂを示している。信号Ａ及び信号Ｂは、パルス信号である。

図３に示されるように、保持部５は、入力部３から出力された信号Ａ及び信号Ｂを保持する。保持部５は、入力部３によって入力された信号Ａ及び信号Ｂにおいて、入力部３に第一時刻に入力される信号を信号（第一信号）Ａ及び信号（第一信号）Ｂとした場合、第一時刻よりも一時刻前の第二時刻に入力された信号（第二信号）Ａ_０及び信号（第二信号）Ｂ_０と、第二時刻よりも一時刻前の第三時刻に入力された信号（第三信号）Ａ_１及び信号（第三信号）Ｂ_１と、を保持する。

保持部５は、シフトレジスタである。本実施形態では、保持部５は、Ｄフリップフロップである。保持部５は、第一保持部５０と、第二保持部５２と、第三保持部５４と、第四保持部５６と、を含んで構成されている。第一保持部５０、第二保持部５２、第三保持部５４及び第四保持部５６のそれぞれは、信号を入力する入力Ｄと、クロック信号を入力する入力ＣＫと、信号を出力する出力Ｑと、を有している。

第一保持部５０の入力Ｄは、入力部３の第一入力端３０に接続されている。第一保持部５０の入力Ｄには、第一入力端３０から出力された信号Ａが入力される。第一保持部５０の入力ＣＫは、生成部７に接続されている。第一保持部５０の入力ＣＫには、生成部７から出力されたクロック信号が入力される。第一保持部５０の出力Ｑは、第二保持部５２の入力Ｄ及び生成部７に接続されている。第一保持部５０の出力Ｑは、信号Ａ_０を出力する。

第二保持部５２の入力Ｄは、第一保持部５０の出力Ｑに接続されている。第二保持部５２の入力Ｄには、第一保持部５０から出力された信号Ａ_０が入力される。第二保持部５２の入力ＣＫは、生成部７に接続されている。第二保持部５２の入力ＣＫには、生成部７から出力されたクロック信号が入力される。第二保持部５２の出力Ｑは、出力部９の判定部９０（後述）に接続されている。第二保持部５２の出力Ｑは、信号Ａ_１を出力する。

第三保持部５４の入力Ｄは、入力部３の第二入力端３２に接続されている。第三保持部５４の入力Ｄには、第二入力端３２から出力された信号Ｂが入力される。第三保持部５４の入力ＣＫは、生成部７に接続されている。第三保持部５４の入力ＣＫには、生成部７から出力されたクロック信号が入力される。第三保持部５４の出力Ｑは、第四保持部５６の入力Ｄ、生成部７及び出力部９の判定部９０に接続されている。第三保持部５４の出力Ｑは、信号Ｂ_０を出力する。

第四保持部５６の入力Ｄは、第三保持部５４の出力Ｑに接続されている。第四保持部５６の入力Ｄには、第三保持部５４から出力された信号Ｂ_０が入力される。第二保持部５２の入力ＣＫは、生成部７に接続されている。第二保持部５２の入力ＣＫには、生成部７から出力されたクロック信号が入力される。第二保持部５２の出力Ｑは、出力部９の判定部９０に接続されている。第四保持部５６の出力Ｑは、信号Ｂ_１を出力する。

図５及び図６は、保持部において保持されるデータを示す図である。図５は、スライド部１１８が第一方向に移動した場合のデータを示している。図６は、スライド部１１８が第二方向に移動した場合のデータを示している。本実施形態では、保持部５は、４カウントごとに１周期する周期性を有している。図５に示されるように、保持部５では、Ｉｎｉｔｉａｌ→Ｓｔａｔｅ１→Ｓｔａｔｅ２→Ｓｔａｔｅ３→Ｓｔａｔｅ４→Ｓｔａｔｅ１→Ｓｔａｔｅ２→…の順に信号がシフトする。図５では、検出開始の時刻ｔがｔ_０、ｔ_１、ｔ_２、ｔ_３（図４（ａ）及び図４（ｂ）参照）の場合について示している。時刻ｔは、ｔ_４、ｔ_５、ｔ_６であってもよい。

図５に示されるように、たとえば、検出開始時刻ｔ＝ｔ_０の場合には、Ｉｎｉｔｉａｌにおいて、信号Ａである「１」、信号Ｂである「０」が入力されると、Ｓｔａｔｅ１において、信号Ａ_０に「１」、信号Ｂ_０に「０」が保持される。続いて、Ｓｔａｔｅ１において、信号Ａである「１」、信号Ｂである「１」が入力されると、Ｓｔａｔｅ１の信号Ａ_０の「１」及び信号Ｂ_０の「０」がＳｔａｔｅ２の信号Ａ_１及び信号Ｂ_１にシフトし、Ｓｔａｔｅ２において、信号Ａ_０に「１」、信号Ｂ_０に「１」が保持される。続いて、Ｓｔａｔｅ２において、信号Ａである「０」、信号Ｂである「１」が入力されると、Ｓｔａｔｅ２の信号Ａ_０の「１」及び信号Ｂ_０の「１」がＳｔａｔｅ３の信号Ａ_１及び信号Ｂ_１にシフトし、Ｓｔａｔｅ３において、信号Ａ_０に「０」、信号Ｂ_０に「１」が保持される。続いて、Ｓｔａｔｅ３において、信号Ａである「０」、信号Ｂである「０」が入力されると、Ｓｔａｔｅ３の信号Ａ_０の「０」及び信号Ｂ_０の「１」がＳｔａｔｅ４の信号Ａ_１及び信号Ｂ_１にシフトし、Ｓｔａｔｅ４において、信号Ａ_０に「０」、信号Ｂ_０に「０」が保持される。続いて、Ｓｔａｔｅ４において、信号Ａである「１」、信号Ｂである「０」が入力されると、Ｓｔａｔｅ４の信号Ａ_０の「０」及び信号Ｂ_０の「０」がＳｔａｔｅ１の信号Ａ_１及び信号Ｂ_１にシフトし、Ｓｔａｔｅ１において、信号Ａ_０に「１」、信号Ｂ_０に「０」が保持される。検出開始時刻ｔ＝ｔ_１、ｔ＝ｔ_２及びｔ＝ｔ_３の場合においても、上記と同様に信号が保持される。

図６に示されるように、たとえば、検出開始時刻ｔ＝ｔ_０の場合には、Ｉｎｉｔｉａｌにおいて、信号Ａである「０」、信号Ｂである「１」が入力されると、Ｓｔａｔｅ１において、信号Ａ_０に「０」、信号Ｂ_０に「１」が保持される。続いて、Ｓｔａｔｅ１において、信号Ａである「１」、信号Ｂである「１」が入力されると、Ｓｔａｔｅ１の信号Ａ_０の「０」及び信号Ｂ_０の「１」がＳｔａｔｅ２の信号Ａ_１及び信号Ｂ_１にシフトし、Ｓｔａｔｅ２において、信号Ａ_０に「１」、信号Ｂ_０に「１」が保持される。続いて、Ｓｔａｔｅ２において、信号Ａである「１」、信号Ｂである「０」が入力されると、Ｓｔａｔｅ２の信号Ａ_０の「１」及び信号Ｂ_０の「１」がＳｔａｔｅ３の信号Ａ_１及び信号Ｂ_１にシフトし、Ｓｔａｔｅ３において、信号Ａ_０に「１」、信号Ｂ_０に「０」が保持される。続いて、Ｓｔａｔｅ３において、信号Ａである「０」、信号Ｂである「０」が入力されると、Ｓｔａｔｅ３の信号Ａ_０の「１」及び信号Ｂ_０の「０」がＳｔａｔｅ４の信号Ａ_１及び信号Ｂ_１にシフトし、Ｓｔａｔｅ４において、信号Ａ_０に「０」、信号Ｂ_０に「０」が保持される。続いて、Ｓｔａｔｅ４において、信号Ａである「１」、信号Ｂである「０」が入力されると、Ｓｔａｔｅ４の信号Ａ_０の「０」及び信号Ｂ_０の「０」がＳｔａｔｅ１の信号Ａ_１及び信号Ｂ_１にシフトし、Ｓｔａｔｅ１において、信号Ａ_０に「１」、信号Ｂ_０に「０」が保持される。検出開始時刻ｔ＝ｔ_１、ｔ＝ｔ_２及びｔ＝ｔ_３の場合においても、上記と同様に信号が保持される。

図３に示されるように、生成部７は、信号Ａ及び信号Ｂと、信号Ａ_１及び信号Ｂ_１とに基づいてクロック信号ＣＬＫを生成する。生成部７は、信号Ａ及び信号Ｂの立ち上がり及び立ち下がりを検知し、クロック信号ＣＬＫを生成する。生成部７は、第一ＸＯＲ回路７０と、第二ＸＯＲ回路７２と、ＯＲ回路７４と、遅延回路（遅延部）７６と、を有している。

第一ＸＯＲ回路７０は、ＸＯＲゲート素子である。第一ＸＯＲ回路７０は、信号Ａ及び信号Ａ_０を入力する。第一ＸＯＲ回路７０は、信号Ａ及び信号Ａ_０の値が異なる場合には「１」を出力し、信号Ａ及び信号Ａ_０の値が同じ場合には「０」を出力する。

第二ＸＯＲ回路７２は、ＸＯＲゲート素子である。第二ＸＯＲ回路７２は、信号Ｂ及び信号Ｂ_０を入力する。第二ＸＯＲ回路７２は、信号Ｂ及び信号Ｂ_０の値が異なる場合には「１」を示す信号を出力し、信号Ｂ及び信号Ｂ_０の値が同じ場合には「０」を示す信号を出力する。

ＯＲ回路７４は、ＯＲゲート素子である。ＯＲ回路７４は、第一ＸＯＲ回路７０から出力された信号及び第二ＸＯＲ回路７２から出力された信号を入力する。ＯＲ回路７４は、第一ＸＯＲ回路７０及び第二ＸＯＲ回路７２から出力された信号の値がいずれも「０」である場合には「０」を出力する。すなわち、ＯＲ回路７４は、演算結果が「０」の場合には、クロック信号を出力しない。ＯＲ回路７４は、第一ＸＯＲ回路７０及び第二ＸＯＲ回路７２から出力された信号の値の少なくとも一方が「１」である場合には「１」を出力する。すなわち、ＯＲ回路７４は、演算結果が「１」の場合には、クロック信号を出力する。ＯＲ回路７４は、遅延回路７６に接続されている。ＯＲ回路７４は、クロック信号を遅延回路７６に出力する。

遅延回路７６は、クロック信号を遅延させる。遅延回路７６は、Ｎ個のＮＯＴゲート素子（インバータ）７６Ａが直列に接続されて構成されている。Ｎは、偶数である。遅延回路７６は、クロック信号ＣＬＫのパルス幅を広げる。すなわち、遅延回路７６は、クロック信号ＣＬＫのクロック周期を長くする。生成部７によって生成されるクロック信号ＣＬＫのパルス幅（パルス信号の立ち上がりから立ち下がりまでの間の幅）の時間ｔ_ｗは、以下の関係を有する。
ｔ_ｗ＝ｔ_ｓｈ＋ｔ_ｘｏｒ＋ｔ_ｏｒ＋Ｎ・ｔ_ｉｎｖ
ｔ_ｓｈは、保持部５のシフト動作による遅れ時間である。ｔ_ｘｏｒは、第一ＸＯＲ回路７０及び第二ＸＯＲ回路７２による遅れ時間である。ｔ_ｏｒは、ＯＲ回路７４による遅れ時間である。Ｎ・ｔ_ｉｎｖは、遅延回路７６による遅れ時間である。時間ｔ_ｗは、適宜設定されればよい。時間ｔ_ｗは、たとえば、信号Ａ及び信号Ｂのパルス幅の半分未満となるように設定される。

遅延回路７６は、第一保持部５０、第二保持部５２、第三保持部５４及び第四保持部５６の入力ＣＫ、及び、出力部９の検出部９２（後述）に接続されている。遅延回路７６は、クロック信号ＣＬＫを第一保持部５０、第二保持部５２、第三保持部５４、第四保持部５６及び検出部９２に出力する。

出力部９は、スライド部１１８の移動に係る移動信号ＭＯＶ_ｏｕｔ、及び、スライド部１１８の移動の方向に係る方向信号ＤＩＲ_ｏｕｔを出力する。出力部９は、判定部９０と、検出部９２と、を有している。

判定部９０は、スライド部１１８の移動の方向（第一方向、第二方向）を判定する。判定部９０は、第二保持部５２から出力された信号Ａ_１及び第三保持部５４から出力された信号Ｂ_０に基づいて、スライド部１１８の移動の方向きを判定する。判定部９０は、ＸＯＲ回路９０Ａと、ローパスフィルタ（平滑部）９０Ｂと、ＮＯＴ回路９０Ｃと、を有している。

ＸＯＲ回路９０Ａは、ＸＯＲゲート素子である。本実施形態では、ＸＯＲ回路９０Ａは、第二保持部５２から出力された信号Ａ_１及び第三保持部５４から出力された信号Ｂ_０を入力する。ＸＯＲ回路９０Ａは、第二保持部５２から出力された信号Ａ_１及び第三保持部５４から出力された信号Ｂ_０の値が異なる場合には「１」を出力する。ＸＯＲ回路９０Ａは、第二保持部５２から出力された信号Ａ_１及び第三保持部５４から出力された信号Ｂ_０の値が同じである場合には「０」を出力する。ＸＯＲ回路９０Ａは、演算結果をローパスフィルタ９０Ｂに出力する。

図７は、スライド部１１８が第一方向に移動している場合における、信号Ａ_１及び信号Ｂ_０の規則性を示す図である。図７に示されるように、スライド部１１８が第一方向に移動している場合には、信号Ａ_１及び信号Ｂ_０が（１，１）又は（０，０）となる規則性を有する。ＸＯＲ回路９０Ａは、信号Ａ_１及び信号Ｂ_０として（１，１）又は（０，０）が入力されると、「０」を出力する。すなわち、ＸＯＲ回路９０Ａは、スライド部１１８が第一方向に移動している場合には、「０」を出力する。

図８は、スライド部１１８が第二方向に移動している場合における、信号Ａ_１及び信号Ｂ_０の規則性を示す図である。図８に示されるように、スライド部１１８が第二方向に移動している場合には、信号Ａ_１及び信号Ｂ_０が（０，１）又は（１，０）となる規則性を有する。ＸＯＲ回路９０Ａは、信号Ａ_１及び信号Ｂ_０として（０，１）又は（１，０）が入力されると、「１」を出力する。すなわち、ＸＯＲ回路９０Ａは、スライド部１１８が第二方向に移動している場合には、「１」を出力する。

図３に示されるように、ローパスフィルタ９０Ｂは、ＸＯＲ回路９０Ａから出力された信号を平滑化する。ローパスフィルタ９０Ｂは、ＸＯＲ回路９０Ａから出力された信号を平滑化することで、信号に発生しているグリッチノイズを低減する。

ＮＯＴ回路９０Ｃは、ＮＯＴゲート素子である。ＮＯＴ回路９０Ｃは、ローパスフィルタ９０Ｂから出力された信号を論理反転させる。ＮＯＴ回路９０Ｃは、ローパスフィルタ９０Ｂから出力された信号が「１」の場合には「０」を出力する。ＮＯＴ回路９０Ｃは、ローパスフィルタ９０Ｂから出力された信号が「０」の場合には「１」を出力する。ＮＯＴ回路９０Ｃは、演算結果を方向信号ＤＩＲ_ｏｕｔとして出力する。本実施形態では、ＮＯＴ回路９０Ｃは、スライド部１１８が第一方向に移動している場合には「１」を出力し、スライド部１１８が第二方向に移動している場合には「０」を出力する。なお、ＮＯＴ回路９０Ｃは、ローパスフィルタ９０Ｂから出力された信号を整形する機能も有している。

検出部９２は、生成部７において生成されたクロック信号ＣＬＫに基づいてスライド部１１８の移動を検出する。検出部９２は、カウンタ部９２Ａと、ＡＮＤ回路（論理積回路）９２Ｂと、を有している。

カウンタ部９２Ａは、２ビットカウンタである。カウンタ部９２Ａは、クロック信号を入力する入力Ｃと、カウンタ信号を出力する２つの出力Ｑ_１、Ｑ_０と、を有している。また、カウンタ部９２Ａは、カウンタ部９２Ａを初期化するためのリセット信号を入力する入力ＲＳＴを有している。カウンタ部９２Ａの入力Ｃは、生成部７に接続されている。カウンタ部９２Ａの入力Ｃには、生成部７（遅延回路７６）から出力されたクロック信号ＣＬＫが入力される。カウンタ部９２Ａの出力Ｑ_１及び出力Ｑ_０は、ＡＮＤ回路９２Ｂに接続されている。

ＡＮＤ回路９２Ｂは、ＡＮＤゲート素子である。ＡＮＤ回路９２Ｂは、カウンタ部９２Ａから出力されたカウンタ信号を入力する。ＡＮＤ回路９２Ｂは、カウンタ部９２Ａの出力Ｑ_１及び出力Ｑ_０のそれぞれから出力されたカウンタ信号の値が「１」である場合には、「１」を出力する。ＡＮＤ回路９２Ｂは、カウンタ部９２Ａの出力Ｑ_１及び出力Ｑ_０のそれぞれから出力されたカウンタ信号の値が異なる場合には、「０」を出力する。ＡＮＤ回路９２Ｂは、演算結果を移動信号ＭＯＶ_ｏｕｔとして出力する。

検出部９２の動作について、詳細に説明する。本実施形態では、カウンタ部９２Ａは、「３」までカウントアップするカウンタである。カウンタ部９２Ａでは、入力Ｃにクロック信号ＣＬＫが入力されると、Ｉｎｉｔｉａｌ→Ｓｔａｔｅ１→Ｓｔａｔｅ２→Ｓｔａｔｅ３→Ｓｔａｔｅ４→Ｓｔａｔｅ１→Ｓｔａｔｅ２→…の順に遷移する。Ｓｔａｔｅ１はカウント１、Ｓｔａｔｅ２はカウント２、Ｓｔａｔｅ３はカウント３、Ｓｔａｔｅ４はカウント０に相当する。図９に示されるように、検出部９２では、（Ｑ１，Ｑ２）＝（１，１）であり、１０進数で「３」の場合に「１」となる。検出部９２では、それ以外の場合では「０」となる。移動信号ＭＯＶ_ｏｕｔは、Ｓｔａｔｅ１からＳｔａｔｅ４までを１周期とするパルス信号である。移動信号ＭＯＶ_ｏｕｔは、Ｓｔａｔｅ３のときに「１」となるパルス信号となる。

コンピュータ２００は、検出回路１から出力された移動信号ＭＯＶ_ｏｕｔ及び方向信号ＤＩＲ_ｏｕｔを処理する。コンピュータ２００は、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等を含んで構成されている。

コンピュータ２００は、検出回路１の出力部９から出力された移動信号ＭＯＶ_ｏｕｔに基づいて、スライド部１１８の移動量を算出し得る。コンピュータ２００は、移動信号ＭＯＶ_ｏｕｔのクロックを計測することにより、スライド部１１８の移動量を算出し得る。コンピュータ２００は、移動信号ＭＯＶ_ｏｕｔ及び方向信号ＤＩＲ_ｏｕｔに基づいて、スライド部１１８の移動に係る情報を取得し得る。

以上説明したように、本実施形態に係る検出回路１は、上記回路構成によって、スライド部１１８の移動に係る移動信号ＭＯＶ_ｏｕｔ、及び、スライド部１１８の移動の方向に係る方向信号ＤＩＲ_ｏｕｔを出力する。そのため、検出回路１では、スライド部１１８の移動が速い場合であっても、割り込み処理等によって信号が取得できなくなるといった事態を回避できる。また、高性能な制御装置を必要としない。そのため、検出回路１では、簡易な構成でスライド部１１８の移動を精度良く検出することができる。

本実施形態に係る検出回路１では、判定部９０は、方向信号を入力し、方向信号を平滑化して出力するローパスフィルタ９０Ｂを有している。この構成では、方向信号ＤＩＲ_ｏｕｔにグリッチノイズが含まれている場合に、グリッチノイズを低減させることができる。

本実施形態に係る検出回路１では、生成部７は、クロック信号ＣＬＫを遅延させる遅延回路７６を有している。クロック信号ＣＬＫのパル幅が狭い場合、クロック信号ＣＬＫに基づいて動作する保持部５及び検出部９２において誤動作が生じるおそれがある。この構成では、遅延回路７６によって、クロック信号ＣＬＫのパルス幅を広くすることができる。そのため、上記誤動作が生じることを回避することができる。

本実施形態に係る検出回路１では、検出部９２は、クロック信号ＣＬＫを入力してクロック信号ＣＬＫに応じて二つのカウンタ信号を出力するカウンタ部９２Ａと、カウンタ部９２Ａから出力された二つのカウンタ信号を入力し、二つのカウンタ信号の論理積を演算し、演算結果を移動信号ＭＯＶ_ｏｕｔとして出力するＡＮＤ回路９２Ｂ路と、を有している。この構成では、スライド部１１８の移動を適切に検出することができる。

以上、本発明の実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。

上記実施形態では、エンコーダ１１６の第一ホール素子１１６Ａ及び第二ホール素子１１６Ｂを含んでいる形態を一例に説明した。しかし、エンコーダは、磁気式に限られず、光学式、接触式などであってもよい。

上記実施形態では、遅延回路７６が、Ｎ個のＮＯＴゲート素子（インバータ）７６Ａが直列に接続されて構成されている形態を一例に説明した。しかし、遅延回路７６は、ディレイライン素子などであってもよい。

上記実施形態では、保持部５が第四保持部５６を有している形態を一例に説明した。しかし、保持部５は、第四保持部５６を有していなくてもよい。

上記実施形態では、判定部９０がローパスフィルタ９０Ｂ及びＮＯＴ回路９０Ｃを有している形態を一例に説明した。しかし、判定部９０は、ローパスフィルタ９０Ｂ及び／又はＮＯＴ回路９０Ｃを有していなくてもよい。

上記実施形態では、ＸＯＲ回路９０Ａが、第二保持部５２から出力された信号Ａ_１及び第三保持部５４から出力された信号Ｂ_０を入力する形態を一例に説明した。しかし、ＸＯＲ回路９０Ａは、第一保持部５０から出力された信号Ａ_０及び第四保持部５６から出力された信号Ｂ_１を入力してもよい。ＸＯＲ回路９０Ａは、第一保持部５０から出力された信号Ａ_０及び第四保持部５６から出力された信号Ｂ_１の値が異なる場合には「１」を出力する。ＸＯＲ回路９０Ａは、第一保持部５０から出力された信号Ａ_０及び第四保持部５６から出力された信号Ｂ_１の値が同じである場合には「０」を出力する。

図７に示されるように、スライド部１１８が第一方向に移動している場合には、信号Ａ_０及び信号Ｂ_１が（１，０）又は（０，１）となる規則性を有する。ＸＯＲ回路９０Ａは、信号Ａ_０及び信号Ｂ_１として（１，０）又は（０，１）が入力されると、「１」を出力する。すなわち、ＸＯＲ回路９０Ａは、スライド部１１８が第一方向に移動している場合には、「１」を出力する。

図８に示されるように、スライド部１１８が第二方向に移動している場合には、信号Ａ_０及び信号Ｂ_１が（１，１）又は（０，０）となる規則性を有する。ＸＯＲ回路９０Ａは、信号Ａ_０及び信号Ｂ_１として（１，１）又は（０，０）が入力されると、「０」を出力する。すなわち、ＸＯＲ回路９０Ａは、スライド部１１８が第二方向に移動している場合には、「０」を出力する。

上記実施形態では、検出部９２が、カウンタ部９２Ａと、ＡＮＤ回路９２Ｂと、を有している形態を一例に説明した。しかし、検出部の構成はこれに限定されない。図１０に示されるように、検出部９２Ｄは、カウンタ部９２Ａと、ＡＮＤ回路９２Ｂと、ＮＯＴ回路９２Ｃと、を備えていてもよい。ＮＯＴ回路９２Ｃは、カウンタ部９２Ａから出力されるカウンタ信号のうちの出力Ｑ_０から出力されたカウンタ信号を入力し、当該カウンタ信号の値を反転させた反転信号をＡＮＤ回路９２Ｂに出力する。

ＡＮＤ回路９２Ｂは、カウンタ部９２Ａの出力Ｑ_１から出力されたカウンタ信号及びＮＯＴ回路９２Ｃから出力された反転信号を入力し、当該カウンタ信号と反転信号との論理積を演算し、演算結果を移動信号ＭＯＶ_ｏｕｔとして出力する。検出部９２Ｄでは、（Ｑ１、Ｑ２）＝（１，１）であり、１０進数で「２」の場合に「１」となる。

上記実施形態に加えて、図１１に示されるように、出力部９は、変換部９４を更に有していてもよい。変換部９４は、移動信号ＭＯＶ_ｏｕｔ及び方向信号ＤＩＲ_ｏｕｔを所定の信号ＦＯＲ_ｏｕｔ及び信号ＲＥＶ_ｏｕｔに変換する。変換部９４は、第一ＡＮＤ回路９４Ａと、第二ＡＮＤ回路９４Ｂと、ＮＯＴ回路（論理否定回路）９４Ｃと、を有している。

第一ＡＮＤ回路９４Ａは、ＡＮＤゲート素子である。第一ＡＮＤ回路９４Ａは、判定部９０のＮＯＴ回路９０Ｃから出力された方向信号ＤＩＲ_ｏｕｔ及び検出部９２のＡＮＤ回路９２Ｂから出力された移動信号ＭＯＶ_ｏｕｔを入力する。第一ＡＮＤ回路９４Ａは、信号ＦＯＲ_ｏｕｔを出力する。

第二ＡＮＤ回路９４Ｂは、ＡＮＤゲート素子である。第二ＡＮＤ回路９４Ｂは、ＮＯＴ回路９４Ｃから出力された信号及び検出部９２のＡＮＤ回路９２Ｂから出力された移動信号ＭＯＶ_ｏｕｔを入力する。第二ＡＮＤ回路９４Ｂは、信号ＲＥＶ_ｏｕｔを出力する。

ＮＯＴ回路９４Ｃは、ＮＯＴゲート素子である。ＮＯＴ回路９４Ｃは、判定部９０のＮＯＴ回路９０Ｃから出力された方向信号ＤＩＲ_ｏｕｔを入力し、方向信号ＤＩＲ_ｏｕｔを論理反転して第二ＡＮＤ回路９４Ｂに出力する。

図１２（ａ）及び図１２（ｂ）は、変換部によって変換された信号を示す図である。図１２（ａ）は、スライド部１１８が第一方向に移動している場合の信号を示している。図１２（ｂ）は、スライド部１１８が第二方向に移動している場合の信号を示している。図１２（ａ）に示されるように、変換部９４は、スライド部１１８が第一方向に移動している場合、入力された移動信号ＭＯＶ_ｏｕｔ及び方向信号ＤＩＲ_ｏｕｔを、信号ＦＯＲ_ｏｕｔはパルス信号、信号ＲＥＶ_ｏｕｔは「０」に変換する。図１２（ｂ）に示されるように、変換部９４は、スライド部１１８が第二方向に移動している場合、入力された移動信号ＭＯＶ_ｏｕｔ及び方向信号ＤＩＲ_ｏｕｔを、信号ＦＯＲ_ｏｕｔは「０」、信号ＲＥＶ_ｏｕｔはパルス信号に変換する。

変換部９４によって移動信号ＭＯＶ_ｏｕｔ及び方向信号ＤＩＲ_ｏｕｔを信号ＦＯＲ_ｏｕｔ及び信号ＲＥＶ_ｏｕｔに変換することにより、たとえば、コンピュータ２００において割り込み処理が行われる場合、信号ＦＯＲ_ｏｕｔ及び信号ＲＥＶ_ｏｕｔを用いることにより、信号ＦＯＲ_ｏｕｔ及び信号ＲＥＶ_ｏｕｔが互いに排他であるため、割り込みルーチンの処理に条件分岐を含まない。そのため、コンピュータ２００において動作を高速に行うことができ、反応することができるパルスの周波数を高くすることができる。

１…検出回路、３…入力部、５…保持部、７…生成部、９…出力部、７６…遅延回路（遅延部）、９０…判定部、９０Ｂ…ローパスフィルタ（平滑部）、９２，９２Ｄ…検出部、９２Ａ…カウンタ部、９２Ｂ…ＡＮＤ回路（論理積回路）、９４…変換部、１１２…圧電素子、１１８…スライド部（移動体）、２００…コンピュータ（制御装置）。

Claims (8)

1. 移動体の移動及び当該移動体の移動の向きを検出する検出回路であって、
   前記移動体の移動に係る信号を入力する入力部と、
   前記入力部によって入力された前記信号において、前記入力部に第一時刻に入力される前記信号を第一信号とした場合、前記第一時刻よりも一時刻前の第二時刻に入力された第二信号と、前記第二時刻よりも一時刻前の第三時刻に入力された第三信号と、を保持する保持部と、
   前記第一信号と前記第二信号とに基づいてクロック信号を生成する生成部と、
   前記移動体の移動に係る移動信号、及び、前記移動体の移動の方向に係る方向信号を出力する出力部と、を備え、
   前記保持部は、前記生成部において生成された前記クロック信号に基づいて、前記第二信号及び前記第三信号を取得して保持し、
   前記出力部は、
   前記第二信号及び前記第三信号に基づいて前記移動体の向きを判定する判定部と、
   前記生成部において生成された前記クロック信号に基づいて前記移動体の移動を検出する検出部と、を有する、検出回路。
2. 前記判定部は、前記方向信号を入力し、前記方向信号を平滑化して出力する平滑部を有する、請求項１に記載の検出回路。
3. 前記生成部は、前記クロック信号を遅延させる遅延部を有する、請求項１又は２に記載の検出回路。
4. 前記出力部は、前記移動信号及び前記方向信号を所定の信号に変換する変換部を有する、請求項１～３のいずれか一項に記載の検出回路。
5. 前記検出部は、
   前記クロック信号を入力して前記クロック信号に応じて二つのカウンタ信号を出力するカウンタ部と、
   前記カウンタ部から出力された二つの前記カウンタ信号を入力し、二つの前記カウンタ信号の論理積を演算して、演算結果を前記移動信号として出力する論理積回路と、を有する、請求項１～４のいずれか一項に記載の検出回路。
6. 前記検出部は、
   前記クロック信号を入力して前記クロック信号に応じて二つのカウンタ信号を出力するカウンタ部と、
   二つの前記カウンタ信号のうちの一方の前記カウンタ信号を入力し、一方の前記カウンタ信号の値を反転させた反転信号を出力する論理否定回路と、
   二つの前記カウンタ信号のうちの他方の前記カウンタ信号及び前記反転信号を入力し、他方の前記カウンタ信号と前記反転信号との論理積を演算して、演算結果を前記移動信号として出力する論理積回路と、を有する、請求項１～４のいずれか一項に記載の検出回路。
7. 前記入力部は、圧電素子の駆動によって移動する前記移動体の移動に係る前記信号を入力する、請求項１～６のいずれか一項に記載の検出回路。
8. 請求項１～７のいずれか一項に記載の検出回路と、
   前記検出回路から出力された前記移動信号及び前記方向信号を処理する制御装置と、を備える、検出装置。

Images