JPS643072B2 - - Google Patents

Description

【発明の詳細な説明】 半導体メモリは、蓄えられた情報が電気信号と
して容易かつ高速度に取出せること、また、集積
回路（IC）技術の発達により、大規模集積回路
（LSI）として構成可能になつたためにビツト密
度、信頼性が向上したこと等の理由により、最
近、電子計算機の高速用メモリ装置として用いら
れている。

しかしながら半導体メモリは、磁性メモリと異
なり、バイアス電流の供給が断たれると記憶内容
が消えてしまう、いわゆる揮発性という問題を有
していた。

この欠点のない半導体メモリを得るべく、従
来、カルコゲナイド・ガラス等の半導体ガラスの
記憶作用についての研究がなされているが、これ
については本願に係る原出願当時、実用段階には
入つていない。

これに対し揮発性のない半導体メモリとして、
シリコン半導体ICの分野において金属（Ｍ）・シ
リコン窒化物（Ｎ）・酸化膜（Ｏ）・シリコン
（Ｓ）の構成を有するMNOS電界効果トランジス
タが開発されたが、この場合、シリコン酸化膜
（SiO₂）を半導体基板表面のキヤリアがトンネル
する程に薄く作らねばならないので、ピンホール
が生じ易く、しかも記憶機構がトラツプ準位によ
るため、生産性、再現性が劣ることになるおそれ
があり、ために同じく本願に係る原出願当時、電
子計算機には実用化されていない。

一方、これら以外の半導体メモリの分野とし
て、半導体メモリの高ビツト密度、高速性を生か
して固定記憶内容を読出すようにされた読出し専
用メモリ（ROM）がある。

このROMの構成法には二種類あり、その一つ
はICを作る際のホトエツチに用いるガラスマス
クに固定情報を持たせる方法である。

他の一つは、ICを作る際には記憶させるべき
内容には関係なく一様に作成し、その後に記憶さ
せるべき内容に応じて電気的に情報を書込み方法
であり、この後者の方法には、さらに三つの方法
が知られている。

その第一は配線を電流パルスで溶断させる方法
であり、第二はアルミナのトラツプによる記憶特
性を用いる方法、そして第三はチヤネル電流が流
れていないときのMOSトランジスタのドレイン
および半導体基板間接合のアバランシエ降伏（雪
崩降伏）により、半導体基板と同一伝導形のキヤ
リアを酸化膜中に注入し、このキヤリアにより酸
化膜中に埋込まれた多結晶シリコン層を充電して
情報を書込む方法である。

本発明はこれら三つの方法の中、第三の方法に
対する改良であるため、まず第１図に即し、この
従来の第三の方法をさらに詳しく説明する。

第１図Ａに示すように、半導体基板１に、その
導電形とは反対の導電形を有し、かつ不純物濃度
の大なるドレイン領域２およびソース領域３と、
ゲートシリコン酸化膜４と、シリコン酸化膜４，
５間に埋込まれたシリコン多結晶層６とで成る電
界効果トランジスタ７を形成する。

この電界効果トランジスタ７において、そのド
レイン電圧を増加させて行くと、ドレイン領域２
から基板１中に空乏層８が広がつて行くが、特に
多結晶層６の下の部分９には矢示するように電界
が集中し、そのため空乏層８の他の部分よりも高
電界となつて行き、遂には雪崩降状の臨界電界に
達する。

このとき、この部分９には第１図Ｂに示すよう
に電子１０、正孔１１の電子・正孔対１０，１１
が発生し、基板１が例えばｎ形の場合、電子１０
が当該電界により矢印１２で示されるように酸化
膜４の方向に加速され、これにより高いエネルギ
を得て酸化膜４の中に注入される。このようにし
て注入された電子１０は酸化膜４を通過してシリ
コン多結晶層６に達し、これを負に帯電させる。
一方、正孔１１は電界によつて矢印１３で示され
るようにドレイン領域２に運ばれる。

このようにしてシリコン多結晶層６の充電状態
を得ることにより、情報の書込みをなし得、一
方、当該書込まれた情報は電界効果トランジスタ
に紫外線とかＸ線を照射することにより消すこと
ができる。

しかし、一般にこうした半導体メモリは、ドレ
イン領域２と基板１との接合部分の中、主として
どの部分で雪崩降伏、キヤリア注入という過程が
生ずるのか特定できなかつたため、個々のセルの
書込み特性にばら付きを生じていた。

本発明はこの点にかんがみ、書込み時に雪崩降
伏の生ずる部分を特定することができ、もつて設
計性を良好にすると共に、さらにはまた同様の発
想を利用し、キヤリア注入効率を改善し得る不揮
発性メモリを提供せんとするものである。

本発明の基本的な特徴は、第１の半導体領域
と、この第１の半導体領域中に離間して形成され
たドレイン、ソースの各領域と、少なくとも前記
ドレイン、ソース領域間の前記第１の半導体領域
表面に付着されたゲート絶縁膜及びこれに連続し
た絶縁膜と、該ゲート絶縁膜及びこれに連続した
絶縁膜間に埋め込まれた第１のゲート電極と、か
ら少なくとも成り、書込みは電気的に行なうが、
消去は従来例技術におけると同様、紫外線または
Ｘ線の照射でのみ行なう不揮発性メモリにおける
改良として、さらに、 〓前記第１の半導体領域表面にあつて前記ソー
ス、ドレイン間の少なくも一部分には、該第一の
半導体領域と同一の導電形であつて、前記第一の
ゲート電極に対してのキヤリア注入部分を特定す
るか、またはキヤリア注入効率を改善する高不純
物濃度領域を設けたこと〓 にある。

したがつて本発明においては、先の雪崩降伏の
外、半導体基板内のキヤリアを絶縁膜内に注入す
る新しい方法として、電界効果トランジスタのチ
ヤネルのピンチオフ（高電界速度飽和）領域にホ
ツト・キヤリアを得てこれを注入する方法も採用
できる。

こうした本発明の特徴は、以下添付の図面に即
し詳述する所からも明らかとなる。

まず第２図に即して本発明の不揮発性メモリに
採用し得る新しい記憶方法の一例につき述べる
に、この場合の記憶用電界効果トランジスタ２１
はシリコン酸化膜で成る絶縁膜２７の上に第２の
ゲート電極２３を設けたことを除いては、そして
また本発明の趣旨に従い、後述のようにして特定
される部位に高不純物濃度領域を設けたこと（図
中には表れていない）を除いては、第１図示の電
界効果トランジスタに類似する。

この第２図において、２２はゲート絶縁膜、２
４は半導体基板、２５はドレイン領域、２６はソ
ース領域、２７は前記ゲート絶縁膜２２に連続す
る絶縁膜、２８はゲート絶縁膜２２と絶縁膜２７
間に埋込まれた第１のゲート電極、２３はこの第
１のゲート電極と容量結合するように設けられた
第２のゲート電極、２９は空乏層を示している。

ところで、電界効果トランジスタ２１のゲート
絶縁膜２２中に基板２４中のキヤリアを注入する
ためには、キヤリアに対して基板２４及び絶縁膜
２２間の障壁を越えるだけのエネルギを与える必
要がある。このため第２図の場合には、ゲート電
極２８に所定の極性への充電状態を得るため、電
界効果トランジスタ２１をピンチオフの状態と
し、これによりキヤリアをチヤネルのドレイン側
近傍位置でホツト・キヤリアとなし、これを絶縁
膜２２内に注入する。

これにつきさらに説明すると、第２図中、まず
ゲート電極２３には埋込まれたゲート電極２８と
の間に矢示のような電界を生ずる電位が与えら
れ、したがつてまた、この電界に基づく電位がゲ
ート電極２８に与えられる。

一方、基板２４にはチヤネル３０が誘起され、
このチヤネル３０のドレイン領域２５側の近傍位
置にはピンチオフ領域３１が形成される。

したがつて電極２８及び基板２４間には矢示の
ような電界が生じている。

この状態においては、チヤネル３０のソース領
域２６側端におけるキヤリア密度n_pと、ピンチオ
フ領域３１でのキヤリア密度n_pとの間には、チヤ
ネル３０中では電流連続の関係がほぼ成り立つと
考えられるから、 n_p・V_p＝n_p・V_p＝Ｉ／ｑ，n_p≫n_p （ただし、V_pはソース領域２６側端でのキヤ
リア速度、V_pはピンチオフ領域３１でのキヤリ
ア速度、Ｉはチヤネル電流）の関係があり、した
がつて、 V_p≫V_p となることは明らかである。

このことは、ピンチオフ領域３１ではチヤネル
３０のキヤリアが結晶中のキヤリアの中、最高の
エネルギを持つていることを意味している。本明
細書では、ピンチオフ領域とは、チヤネルのキヤ
リア速度が速度飽和に近くなり、いわゆる“ホツ
ト”になつたチヤネル領域、という広義の意味を
持たせる。

したがつて領域３１の電位が、絶縁膜２２中に
埋設されている電極２８の電位に比べて、ドレイ
ン電圧の絶対値が大きくてもｐチヤネルの場合高
く、ｎチヤネルの場合には低いので、ピンチオフ
領域３１でエネルギを得たキヤリアは、当該ピン
チオフ領域３１及びピンチオフ領域３１よりソー
ス側ではチヤネル３０またはピンチオフ領域３１
と電極２８との間の電界により引込まれて絶縁膜
２２中に注入され、加速されて電極２８に到達す
ることになり、結局、第１のゲート電極２８はチ
ヤネル３０のキヤリアと同符号の極性に充電され
る。

この結果、トランジスタの第２のゲートから見
たゲート閾値電圧はよりエンハンスメント方向に
変化するので、第２のゲート電極の電圧を、上記
書込み前のゲート閾値電圧と、書込み後の閾値電
圧との間に設定すれば、アレイ構成中の１つの番
地のトランジスタの情報を複雑なユニツト・セル
なしに読出すことができる。

また、この第一の方法を実現する第２図示の構
成によれば、電極２３を有するので、ピンチオフ
領域３１からのキヤリア注入に際して電極２８に
対して注入されたキヤリアを加速する電位を与え
ることができ、これによりキヤリアの注入速度及
び効率を高く保つて第１のゲート電極２８を十分
に充電でき、したがつてまた、記憶素子として性
能の良い記憶用電界効果トランジスタを得ること
ができる。

さらにホツト・キヤリアの数はチヤネル電流に
比例するので、チヤネル電流が大き程、高速に第
１のゲート電極を充電することができる。チヤネ
ル電流は基から雪崩降伏によつても供給される
が、ソース・ドレイン間に大きな電流を流し得る
ような第２のゲート電極２３のバイアス条件であ
るので、ソース・ドレイン間に電流を流すことに
よつても充電が速められるのである。

第３図は第２図示構成の変形例で、この場合、
絶縁膜２２及び２７内に埋設された電極３３は、
チヤネル領域の一部を残した他の範囲にのみ、重
なるようにされている。この構成によれば、第２
図示構成による場合の効果を有すると共に、チヤ
ネル領域の残る部分と、これに対向するゲート電
極２３の部分との間に直接に電界３４が形成され
ることになるので、この電界によりピンチオフ領
域３１からのキヤリア注入効率をさらに促進する
ことができる。

また、この場合、チヤネル領域の残る部分に電
界３４によるチヤネル３５を誘起するようにし得
るので、当該電界３４を変更制御することによ
り、第２図の構成よりもさらに確実に、電界効果
トランジスタ２１のオン・オフ動作をも制御し得
る。

第４図は、第２図示の構成のさらに他の変形例
で、この場合、電極３３にその厚味を横切つて透
孔３６を設けてある。

こうすると、電極２３及び基板２４の透孔３６
に臨んで対向する部分間に直接に電界３７が形成
されるので、この電界３７により基板２４の透孔
３６に対向する領域にチヤネル３８が誘起される
と共に、その両端位置にそれぞれ一対のピンチオ
フ領域３９及び３９′を形成し得る。したがつて
領域３９及び３９′のホツト・キヤリアは、それ
ぞれ電界３７により直接加速されることになるの
で、キヤリアの注入速度及び効率をさらに促進す
ることができる。

さらに第５図は第３図示の構成の変形例で、こ
の場合、電極３３は第３図に示されたオフセツト
構造と、第４図に示された透孔３６とを共に備え
ており、このようにすれば、第３図、第４図に関
して説明した同様の各効果を併せ有する。

なお、第２〜５図中には特に明示してはいない
が、本発明においはこれ等各構成におけるピンチ
オフ領域の電位を、埋設された第１ののゲート電
極に到達させるに適した電位とするために、特に
ピンチオフ領域となる部分及びその近傍の基板の
不純物濃度を他の部分よりは大きくしてある。

一方、本発明の不揮発性メモリを利用するにし
ても、上記のホツト・キヤリア注入に代え、雪崩
降伏を用いて情報を書込む場合には、第２のゲー
ト電極２３の電位を取り除き、例えば基板２４と
同電位とし、ドレイン領域２５に基板２４との間
の降伏電圧以上の電圧を与える。

すると、ドレイン領域２５及び基板２４間に雪
崩降伏が生じ、これにより電極２８及び降伏点間
の電界に基づき、チヤネル・キヤリアの電荷のキ
ヤリアが電極の符号とは逆符号の電荷のキヤリア
が電極２８の方向に加速され、絶縁膜２２中に注
入される。

このときにも、ドレイン領域で例示されるよう
に、一般に書込みのときに逆バイアスされる領域
と基板との接合部分近傍に本発明の趣旨に従い高
不純物濃度領域が設けられていると、キヤリア注
入部分がその部分に特定される結果、書込みの再
現性を高めることができる。

上述のように、本発明によれば、半導体メモリ
が本来有している読出しの高速性と、従来、磁気
メモリによつてしか実現されていなかつた記憶の
不揮発性とを兼ね備えた半導体メモリを得ること
ができる。

また、このようなメモリを作成するについて
も、従来のシリコン・ゲート技術またはモリブデ
ン・ゲート技術を用い、他に特殊な技術を要する
ことなく、容易に高密度に製作できるものであ
る。

さらに、ピンチオフ領域となる部分及びその近
傍の基板の不純物濃度を他の部分より大きくした
ので、第１のゲート電極へのキヤリア電荷の注入
場所を特定し得、設計性が増し、キヤリア注入効
率も改善される。また、雪崩降伏を生起させてキ
ヤリア注入を行なう場合にも、そのための接合近
傍に不純物濃度を高めた領域を設けることによ
り、同様にキヤリア注入部分を特定したことによ
る既述の効果を享受することができる。

【図面の簡単な説明】

第１図は従来の情報書込み方法の説明に供する
電界効果トランジスタの断面図、第２図、第３
図、第４図、第５図は、それぞれ本発明の実施例
としての電界効果トランジスタの構成図、であ
る。 図中、２２はゲート絶縁膜、２３は第２のゲー
ト電極、２４は半導体基板、２５はドレイン領
域、２６はソース領域、２７は絶縁膜、２８は第
１のゲート電極、３０，３５，３８はチヤネル、
３１，３９，３９′はピンチオフ領域、３６は透
孔、である。

Claims (1)

1. 【特許請求の範囲】 １ 第１の半導体領域と、この第１の半導体領域
   中に離間して形成されたドレイン、ソースの各領
   域と、少なくとも前記ドレイン、ソース領域間の
   前記第１の半導体領域表面に付着されたゲート絶
   縁膜及びこれに連続した絶縁膜と、該ゲート絶縁
   膜及びこれに連続した絶縁膜間に埋め込まれた第
   １のゲート電極と、から成り、書込みは電気的に
   行なうが消去は紫外線またはＸ線の照射でのみ行
   なう不揮発性メモリであつて； 前記第１の半導体領域表面にあつて前記ソー
   ス、ドレイン間の少なくとも一部分には、該第一
   の半導体領域と同一の導電形であつて、前記第一
   のゲート電極に対してのキヤリア注入部分を特定
   するか、またはキヤリア注入効率を改善する高不
   純物濃度領域を設けたこと； を特徴とする不揮発性メモリ。 ２ 連続した絶縁膜は、第１のゲート電極に容量
   結合する第２のゲート電極をその表面に具備した
   こと； を特徴とする特許請求の範囲第１項に記載の不揮
   発性メモリ。