JPS5914825B2 - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS5914825B2 JPS5914825B2 JP13583078A JP13583078A JPS5914825B2 JP S5914825 B2 JPS5914825 B2 JP S5914825B2 JP 13583078 A JP13583078 A JP 13583078A JP 13583078 A JP13583078 A JP 13583078A JP S5914825 B2 JPS5914825 B2 JP S5914825B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- timing
- circuit
- data
- flag signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明はメモリ装置の読取り、書込み起動信号の送出側
脚方式に閣するものである。
脚方式に閣するものである。
従来、読取り、書込みの起動は、装置指定信号とアドレ
ス情報の確立タイミングを示すアドレスフラグ信号の論
理積をとりその起動とし、書込みの場合は、さらにこの
起動信号から一定のタイミングをとり、データ情報の取
り込み時期を制卸していた。
ス情報の確立タイミングを示すアドレスフラグ信号の論
理積をとりその起動とし、書込みの場合は、さらにこの
起動信号から一定のタイミングをとり、データ情報の取
り込み時期を制卸していた。
この方式だと書込み時、前述したようなタイミングを作
る回路が必要となり、さらに、このデータフラグ信号の
送出タイミングが変更された場合、該タイミング回路を
変更しなければならない欠点があつた。本発明の目的は
、このような従来技術の欠点をなくし、ハード量を少な
くするメモリ制御方式を提供することである。
る回路が必要となり、さらに、このデータフラグ信号の
送出タイミングが変更された場合、該タイミング回路を
変更しなければならない欠点があつた。本発明の目的は
、このような従来技術の欠点をなくし、ハード量を少な
くするメモリ制御方式を提供することである。
本発明は簡単な論理積、論理和回路を設けるだけで、読
取り時の起動はアドレスフラグ信号を受信した時を、書
込み時の起動はデータフラグ信号を受信した時をタイミ
ングとして処理を行なえるようにしたものである。
取り時の起動はアドレスフラグ信号を受信した時を、書
込み時の起動はデータフラグ信号を受信した時をタイミ
ングとして処理を行なえるようにしたものである。
以下図を用いて本発明を詳細に説明する。
第１図は本発明の具体的実施例のプロツク図で、第２図
（ま、読取り時のタイムチヤートを、第３図は、書込み
時のタイムチヤートを示す。
（ま、読取り時のタイムチヤートを、第３図は、書込み
時のタイムチヤートを示す。
ここではカラム（行）、口ー（列）指定信号を持つ１６
，３８４Ｘ１ビツトのＩＣメモリ素子１７を用いた場合
を示す。１は中央制闘装置（以下ＣＣと称す）から記憶
装置へのアクセス時に送出される装置指定信号、２は該
情報を読取りあるいｊま書込み動作終了まで保持するフ
リツプフロツプ６３はアドレスフラグ信号、４は読取り
指定信号、５はデータフラグ信号、６は書込み指定信号
、７は読取り時に論理積条件がとれる論理債回路、８は
書込み時に論理積条件のとれる論理積回路、９は論理和
回路、１０はＣＣより送出されるアドレス情報軟ＢＯＯ
〜ＭＡＢｌ３）、２０は該アドレス情報保持用フリツプ
フロツプ、１１は記憶装置の動作に必要なタイミングを
作成するタイミング回路、１２はＩＣメモリ素子１７の
カラム指定タイミング信号、１３はロー指定タイミング
信号、１４はライトイネーブル信号、１５はＣＣから送
出される書込みデータ情報、２１は該データ情報保持用
フリツプフロツプ、１６はメモリ素子からの読取データ
、１８は１４ビツトのアドレス情報（ＭＡＢＯＯ−二Ｍ
ＡＢｌ３）を２回に分割してＩＣメモリ素子１７に送出
するマルチプレクス回路、２２は核マルチプレクス回路
用タイミング、１９はアンサブラグ信号を示す。
，３８４Ｘ１ビツトのＩＣメモリ素子１７を用いた場合
を示す。１は中央制闘装置（以下ＣＣと称す）から記憶
装置へのアクセス時に送出される装置指定信号、２は該
情報を読取りあるいｊま書込み動作終了まで保持するフ
リツプフロツプ６３はアドレスフラグ信号、４は読取り
指定信号、５はデータフラグ信号、６は書込み指定信号
、７は読取り時に論理積条件がとれる論理債回路、８は
書込み時に論理積条件のとれる論理積回路、９は論理和
回路、１０はＣＣより送出されるアドレス情報軟ＢＯＯ
〜ＭＡＢｌ３）、２０は該アドレス情報保持用フリツプ
フロツプ、１１は記憶装置の動作に必要なタイミングを
作成するタイミング回路、１２はＩＣメモリ素子１７の
カラム指定タイミング信号、１３はロー指定タイミング
信号、１４はライトイネーブル信号、１５はＣＣから送
出される書込みデータ情報、２１は該データ情報保持用
フリツプフロツプ、１６はメモリ素子からの読取データ
、１８は１４ビツトのアドレス情報（ＭＡＢＯＯ−二Ｍ
ＡＢｌ３）を２回に分割してＩＣメモリ素子１７に送出
するマルチプレクス回路、２２は核マルチプレクス回路
用タイミング、１９はアンサブラグ信号を示す。
次に第１図、図示回路の動作説明を第２図および第３図
を用いて行う。
を用いて行う。
まず読取りの場合は、（第２図のタイムチヤートを参照
）装置指定信号１と同時に読取り指定信号４、アドレス
情報１０を記憶装置側に送出する。
）装置指定信号１と同時に読取り指定信号４、アドレス
情報１０を記憶装置側に送出する。
さらにアドレス情報１０の確立タイミングを知らせるア
ドレスフラグ信号３が送出されると、論理積回路７の論
理がとれて論理和回路９を通りタイミング回路１１を起
動する。タイミング回路１１はまず、メモリ素子１７の
ロー指定を行うロー指定タイミング信号１３を発生し、
既に入力されている１４ビツトのアドレス情報１０のう
ちマルチプレクス回路１８により選択された７ビツトの
内容を口ー情報として取り込み、次にこのメモリ素子１
７に規定されている一定タイミング後にカラム指定を行
うカラム指定信号１２を発生し、この時マルチプレクス
回路用タイミング２２により切替えられたマルチプレク
ス回路出力の内容をカラム情報として取り込む。その後
メモリ素子１７は、その素子に規定されたタイミングＴ
Ｏに読取りデータ１６を出力し、その確立タイミングを
示すアンサブラグ信号１９を送出し読み取り動作が終了
する。次に、書込みの場合は（第３図のタイムチヤート
を参照）、装置指定信号１と同時に書込み指定信号６、
アドレス情報１０を記憶装置側に送出する。
ドレスフラグ信号３が送出されると、論理積回路７の論
理がとれて論理和回路９を通りタイミング回路１１を起
動する。タイミング回路１１はまず、メモリ素子１７の
ロー指定を行うロー指定タイミング信号１３を発生し、
既に入力されている１４ビツトのアドレス情報１０のう
ちマルチプレクス回路１８により選択された７ビツトの
内容を口ー情報として取り込み、次にこのメモリ素子１
７に規定されている一定タイミング後にカラム指定を行
うカラム指定信号１２を発生し、この時マルチプレクス
回路用タイミング２２により切替えられたマルチプレク
ス回路出力の内容をカラム情報として取り込む。その後
メモリ素子１７は、その素子に規定されたタイミングＴ
Ｏに読取りデータ１６を出力し、その確立タイミングを
示すアンサブラグ信号１９を送出し読み取り動作が終了
する。次に、書込みの場合は（第３図のタイムチヤート
を参照）、装置指定信号１と同時に書込み指定信号６、
アドレス情報１０を記憶装置側に送出する。
この時アドレスフラツグ信号３が送出されるが、書込み
指定のため論理積回路７の論理積条件がとれずタイミン
グ回路１１は起動されない。さらに書込みデータ情報１
５、および該データの確立するタイミングを知らせるデ
ータフラグ信号５が送出されると論理債回路８の論理が
とれて論理和回路９を通りタイミング１１を起動する。
その後は読取り時と同様に適当なタイミングでカラム情
報、口ー情報を発生し、アドレス指定する。さらにライ
トイネーブル信号１４をメモリ素子１７で規定される適
当なタイミングで送出する。このタイミングでメモリ素
子１７は書込みデータの情報をストアし、アンサブラグ
信号１９を送出し書込みサイクルが終了する。以上のよ
うに本発明を実施すれば書込み時はデータフラグ信号を
タイミングとして起動できるので、アドレスデータ送出
から書込みデータ送出までの記憶装置内での持ち時間を
作成するタイミング回路が不要となり、またアドレスデ
ータ送出から書込データ送出までの時間が変更された場
合も従来のようにタイミング回路を変更することなく、
使用することができ、ハード量削減と同時にタイミング
の変更にも対応できる汎用性の高い構成となる。
指定のため論理積回路７の論理積条件がとれずタイミン
グ回路１１は起動されない。さらに書込みデータ情報１
５、および該データの確立するタイミングを知らせるデ
ータフラグ信号５が送出されると論理債回路８の論理が
とれて論理和回路９を通りタイミング１１を起動する。
その後は読取り時と同様に適当なタイミングでカラム情
報、口ー情報を発生し、アドレス指定する。さらにライ
トイネーブル信号１４をメモリ素子１７で規定される適
当なタイミングで送出する。このタイミングでメモリ素
子１７は書込みデータの情報をストアし、アンサブラグ
信号１９を送出し書込みサイクルが終了する。以上のよ
うに本発明を実施すれば書込み時はデータフラグ信号を
タイミングとして起動できるので、アドレスデータ送出
から書込みデータ送出までの記憶装置内での持ち時間を
作成するタイミング回路が不要となり、またアドレスデ
ータ送出から書込データ送出までの時間が変更された場
合も従来のようにタイミング回路を変更することなく、
使用することができ、ハード量削減と同時にタイミング
の変更にも対応できる汎用性の高い構成となる。
第１図は、本発明を実施したメモリ制岬回路の−実施例
のプロツク図、第２図および第３図は、第１図図示回路
の読取り時および書込み時の動作を示すタイムチヤート
である。 １・・・・・・装置指定信号、２，２０，２１・・・・
・・フリツプフロツプ、３・・・・・・アドレスフラグ
信号、４・・・・・・読取り指定信号、５・・・・・・
データフラグ信号、６・・・・・・書込み指定信号、７
，８・・・・・・論理積回路、９・・・・・・論理和回
路、１０・・・・・・アドレス情報、１１・・・・・・
タイミング回路、１２・・・・・・カラム指定タイミン
グ信号、１３・・・・・・ロー指定タイミング信号、１
４・・・・・・ライトイネーブル信号、１５・・・・・
・書込みデータ情報、１６・・・・・・読取データ、１
８・・・・・・マルチプレクス回路、１９・・・・・・
アンサフフラグ信号、２２・・・マルチプレクス回路用
タイミング。
のプロツク図、第２図および第３図は、第１図図示回路
の読取り時および書込み時の動作を示すタイムチヤート
である。 １・・・・・・装置指定信号、２，２０，２１・・・・
・・フリツプフロツプ、３・・・・・・アドレスフラグ
信号、４・・・・・・読取り指定信号、５・・・・・・
データフラグ信号、６・・・・・・書込み指定信号、７
，８・・・・・・論理積回路、９・・・・・・論理和回
路、１０・・・・・・アドレス情報、１１・・・・・・
タイミング回路、１２・・・・・・カラム指定タイミン
グ信号、１３・・・・・・ロー指定タイミング信号、１
４・・・・・・ライトイネーブル信号、１５・・・・・
・書込みデータ情報、１６・・・・・・読取データ、１
８・・・・・・マルチプレクス回路、１９・・・・・・
アンサフフラグ信号、２２・・・マルチプレクス回路用
タイミング。
Claims (1)
- １ 中央制御装置から記憶装置に装置指定信号、アドレ
ス情報、データ情報および前記アドレス、データ２情報
の確立タイミングを指示するサンプリング信号であるア
ドレスフラグ信号とデータフラグ信号を送出することに
より情報の読取りあるいは書込みを実行するデータ処理
装置において、前記記憶装置内に装置指定信号保持回路
、アドレスフラグ信号および読取り指定信号が接続され
る論理積回路、該装置指定信号保持回路とデータフラグ
信号および書込み指定信号が接続される論理積回路およ
び該２個の論理積回路と接続される論理和回路とからな
る手段を設け、読取り時と書込み時の動作開始は読取り
はアドレスフラグ信号を受信した時を、書込みはデータ
フラグ信号を受信した時をタイミングとして処理を行う
ことを特徴とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13583078A JPS5914825B2 (ja) | 1978-11-06 | 1978-11-06 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13583078A JPS5914825B2 (ja) | 1978-11-06 | 1978-11-06 | メモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5563451A JPS5563451A (en) | 1980-05-13 |
| JPS5914825B2 true JPS5914825B2 (ja) | 1984-04-06 |
Family
ID=15160771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13583078A Expired JPS5914825B2 (ja) | 1978-11-06 | 1978-11-06 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914825B2 (ja) |
-
1978
- 1978-11-06 JP JP13583078A patent/JPS5914825B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5563451A (en) | 1980-05-13 |
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