JPS5947326B2 - シ−ケンスコントロ−ラ - Google Patents

Description

【発明の詳細な説明】 本発明はシーケンスコントローラ、特に制御規模の拡大
あるいは縮小等制御仕様の変更が容易なシーケンスコン
トローラに関する。

近時ストアトプログラム方式を採用した制御装置いわゆ
るシーケンスコントローラが登場し、そのプログラムの
柔軟性によりハードワイヤで構成される従来のリレー盤
に置き換わりはじめている。

確かにストアトプログラム方式を採用すれば、そのプロ
グラムの修正・変更は、ハードワイヤの配線変更に比べ
れば、簡単化・迅速化される。そうであるとしてもプロ
グラムの修正は、テープに書込まれたプログラムをリー
ダ等で読み取り新しいプログラムをメモリに収納してな
されるので、その操作は仲々やつかいで、この修正を誤
りなく行うためにはそれ相応の訓練を必要とし、現場レ
ベルでの操作簡易性という面ではまだ十分ではない。又
、発明者等は本発明を開発に先立つて、プログラムの収
納されるメモリいわゆるメインメモリをビルディングブ
ロック方式で構成することを検討した。

この方式について略述すれば、各種仕様に応じたプログ
ラムはブロック化して、１個あるいは数個のＬＳＩメモ
リチップ中に格納される。そして制御仕様の追加があれ
ば、この追加仕様に関するプログラムが格納記憶されて
いるメモリチップを、メモリ基板に追加配置するもので
ある。ところが一般にシーケンスコントローラにおける
中央処理装置（以下ＣＰＵと呼ぶ）とメインメモリとは
システムの中央部であり、その不調はシステムに致命的
影響を与えることから、その部分の操作・加工を要求す
ることは現場の従事者に過大な負荷を与えることが判つ
た。又、たとえば、ＬＳＩチツプにプログラムが格納さ
れているような場合、ＬＳチツプの各端子（ピン）の機
械的強度は低く、装着を繰返すと各端子が変形して接触
機能が低下したり、最悪の場合折れるようなこともあつ
た。いずれにせよ、仕様変更に伴つてメモリ基板を操作
・加工することは、現場レベルでの操作簡易性を要求さ
れるシーケンスコントローラにおいては、ふさわしくな
いものであつた。そこで本発明は、追加仕様を実現する
ために必要な装置、これは通常１枚ないし数枚のプリン
ト基板で形成されるが、この装置の一部に、追加仕様に
応たプログラムを記憶しているメモリを実装しておき、
一方従来メインメモリと呼ばれＣＰＵと一体に配置され
る部分には、前記装置の追加に応じたプログラムシーケ
ンスを管理する管理プログラムと基本仕様として必須の
ものがあればその基本仕様に関するプログラムを収納す
る。

そしてＣＰＵではメインメモリおよび実装された追加仕
様のプログラムがともに実行されるようにし、追加仕様
のための前記装置の実装の加減により制御規模が変更さ
れえるようにし、制御仕様の変更が簡単化されるのみな
らず、現場レベルにおいての操作性も高いシーケンスコ
ントローラを提供することを目的とする。以下図面にも
とずいて本発明の実施例を説明する。

第１図は実施例システムのブロツク図を示す。

１は基本制御装置で、メモリ２，３，４中のプログラム
をＣＰＵで解読・実行することにより、被制御装置６（
制御対象機器）を管理し制御する。

基本制御装置１中のメモリ２は、被制御装置６を制御す
るに最低限必要なプログラムが格納されており、このプ
ログラムを実行することによつて、被制御装置６の基本
動作を確保する。被制御装置６と基本制御装置１との信
号の授受はインターフエイス回路（１／Ｆと呼ぶ。）７
を介して行われる。バス８には選択制御装置９，１０が
連結される。

選択制御とは基本制御に付加される仕様に関する制御で
、被制御装置６の制御仕様に応じて、施されたりしなか
つたりする。選択制御装置９（あるいは１０）中には、
付加仕様のための制御回路が１／Ｆｌｌ（あるいは１２
）に内蔵されている。この制御回路への信号は、メモリ
３（あるいは４）収納のプログラムをＣＰＵ５で実行す
ることにより、ＣＰＵ５より与えられる。Ｉ／Ｆｌｌ（
あるいは１２）の制御状態は被制御装置６に伝えられる
。又、選択制御回路９（あるいは１０）は出力するだけ
でなく、被制御装置６の稼動状況等をＣＰＵ５に伝える
入力制御も行う。このシステムにおいては、選択制御回
路９あるいは１０が実装されているか否かに応じて制御
規模が増減するが、この増減を管理するプログラムは．
基本制御装置１のいれば中央側メモリ２に格納されてい
る。

このメモリ２中のプログラムにつき、第２図のフローチ
ヤートおよび第３図のプロツク図をもとに説明する。

ここで、プログラムはいずれもＣＰＵ５で実行されるも
のであつて、第２図の１ないし５で示される部分は基本
制御装置１中には存在しない点には注意を要する。又、
第４図には、本実施例が実施された装置の見取図を示す
。

筐体１３には電源１４、ＣＰＵ基板１５、メモリ基板１
６、被制御装置６の基本動作の制御に必要な各種回路が
実装される制御基板１７、被制御装置６とのインターフ
エイス（以下１／Ｆ）基板１８および１９が配置される
。筐体１３の他の部分には、付加的な仕様に応じるため
選択制御用プリント基板（選択制御装置）２０を配置す
るためのスペースが設けられる。この選択制御用プリン
ト基板２０には、制御回路を構成する各種回路部品２１
とともに半導体メモ１几ＳＩ２２が実装されている。こ
の選択制御用プリント基板２０に色々な種類があり、こ
のプリント基板２０を増減あるいは選択することにより
、被制御装置６に対する制御内容が変更される。第３図
には、第１図システムの詳細を示す。

この図と第４図との対応を示せば、ＣＰＵ基板１５、メ
モリ基板１６、制御基板１７、Ｉ／Ｆ基板１８１９が基
本制御装置１を構成し、選択制御用プリント基板２０の
各々が選択制御装置９ないし１０を構成する。続いて、
制御の進行を第２図によつて説明する。

ＣＰＵ５の制御が開始されると、まずプログラムルーチ
ンＳＰｌが実行される。このルーチンＳＰｌで制御条件
の登録・記憶等の初期処理がなされた後、ＣＰＵ５の制
御は、選択制御を管理する管理プログラムに移される。
そこでルーチンＳＰ２においては、第１の追加仕様であ
る選択制御を行う必要性について判定が行われる。この
判定は、Ｉ／Ｆ？に接続される選択接定スイツチ２３の
特定のスイツチがセツトされているかどうかを判定して
行う。すなわちこの特定スイツチは選択制御装置９，１
０と一対一に対応して設けられる。ここに付冒するなら
ば、選択設定スイツチ２３はＣＰＵ５に対して１つの入
力装置（あるいは入力チヤネル）を構成していることに
なる。さてこのルーチンＳＰ２で選択制御装置９に対応
した特定スイツチが「０Ｎｊしていることが判ると、判
定結果は「ＹＥＳ」となり、制御は１で示すルーチンＳ
ＲＩに移る。

このプログラムルーチンＳＲＩには、第１の追加仕様に
関するプログラムが記憶されており、このプログラムが
順次ＣＰＵ５で実行されることにより、被制御装置６に
追加仕様の制御が施される。このルーチンＳＲＩの実行
が終了すると、ＣＰＵ５の制御は再びメインメモリ２中
のルーチンＳＰ３に移される。ルーチンＳＰ３において
は、ルーチンＳＰ２におけると同様に選択スイツチ２３
の状態を検査して、第２の選択制御を必要とするかどう
かを判定する。

今、第２の選択制御に関する選択スイツチ２３中の特定
スイツチが「０Ｎ」されていないとすると、判定結果は
「ＮＯ」となるので、第２の選択制御・２は行われない
。そして、次の選択制御の必要の有無を判定するプログ
ラムを実行することになる。このようにして、ルーチン
ＳＰ２からＳＰｎまでの選択制御の要否を判定するプロ
グラムの実行および選択されたルーチンＳＲＩないしＳ
Ｒｎのプログラムが実行されると、制御は、被制御装置
６の基本的な動作を制御するためのプログラムが収納さ
れたルーチンＳＰｍに移る。

このルーチンＳＰｍのプログラムの実行が終了すると、
制御は再びルーチンＳＰ２に移される。ＣＰＵ５は、こ
のようにしてメモリ２あるいは選択され実装されたメモ
リ３ないし４（３，４はこの実施例では、選択スイツチ
２３の０Ｎ−０ＦＦにより選択される。）中のプログラ
ムを順次実行することによつて、被制御装置６を、監視
し制御する。次に第３図にもとづいて、本実施例システ
ムのハード的側面について略説する。

中央側メモリ２、基本制御インターフエイスＴおよび選
択制御メモリ３・制御用Ｉ／Ｆｌｌを含む選択制御装置
９はいずれも、アドレスバス８１・データバス８２・コ
ントロール信号ライン８３からなるバスライン８によつ
て、ＣＰＵ５に連結されている。

今、アドレスバス８１は１２ビツト構成であり、データ
バスは８ビツト構成であるとする。

従つて、工ＣＲＯＭで構成される工Ｃメモリ２４は、８
ビツトで１ワードを形成し、２５６ワードで１プロツク
となつている。この２５６ワード中に第１の選択制御用
プログラム即ち前述のルーチンＳＲＩが格納されている
。コントロール信号ライン８３からは、ＣＰＵと各周辺
機器：メモリ２，３、Ｉ／Ｆ７，ｌｌあるいは入力装置
としての選択スイツチ２３；との同期をとるためのタイ
ミング信号が出力される。なお、このタイミング信号は
アドレスバスあるいはデータバスを使用して情報取扱う
場合、ゲート信号の役目をはたすもので、この作用は周
知であるので詳説はさける。又、メモリ３中にはＩＣメ
モリ２４を制御するためのデコーダ２５、アドレス制脚
器２６およびＩＣメモリ２４の出力をバツフアしてデー
タバス８２に伝えるバツフア回路２７が収納される。

アドレス制御器２６にはアドレス情報（１２ビツト）の
下位８ビツトが入力され、これによつてＩＣメモリ２４
中の２５６ワードを各別にアクセスする。アドレス情報
の上位４ビツトはデコーダ２５に入力され、そのビツト
パターンによつてアドレス制御器２６およびバツフア回
路２７の動・不動を制御する。このようなＩＣメモリ２
４のアドレス制御を、通常使用される冒葉で表現するな
らば、「工Ｃメモリ２４の２５６ワードは１ベージを形
成し、各ベージの選択はデコーダ２５で行なわれる。」
ということになる。従つて、今ＩＣメモリ２４に１０２
４番地から１２７９番地に割当てられていたとすると、
デコーダ２５に２進データで「０Ｉ００」のパターンが
入力されたとき、アドレス制御器２６はオンされ、下位
８ビツトで指定されたた番地の内容（命令）がバツフア
回路２１を介してデータバス８２に伝えられ、ＣＰＵ５
に取込まれ、実行される。次に制御工／Ｆｌｌの動作に
ついて説明する。

今ＣＰＵ５でプログラムが進行し、制御Ｉ／Ｆ１１を制
御する命令（入出力命令）が実行されたとする。この入
出力命令に伴つて、アドレスバス８１にはこのＩ／Ｆｌ
ｌを特定する（すなわち選択匍脚装置９）アドレスデー
タが出力される。このアドレスデータは、Ｉ／Ｏ制御回
路２８で解読され、Ｉ／０ゲート２９を駆動する。前述
の命令が出力命令の場合は、データバス８２を介して与
えられる情報が出力要素（通常フリツプフロツプ）３０
に伝えられ、Ｄ／Ａコンバータ３１やリレー３２が，駆
動される。又、入力命令である場合は、被制御装置６の
状態信号が、フオトカプラ３４を介して入力要素３５に
伝えられ、ＣＰＵ５に状態信号が取込まれる。選択スイ
ツチ２３についても、同様の入力制御が行なわれ、その
状態はＣＰＵ５に取込まれる。

（ここでＩ／Ｆを特定するアドレスデータとメモリ番地
を示すアドレスデータとの相違はコントロール信号８３
にて与えられる。）続いて、第２図に示すフローチヤー
トがハード的にはどのように実行されるのかを略説する
。

ルーチンＳＰｌで、第１の選択制御が必要であることが
判ると、ＣＰＵ５は第１の選択制御のプログラム即ちル
ーチンＳＲｌの先頭番地（例えば１６進表示で「４０１
」に制御を移すＪｕｍｐ命令を実行する。このＪｕｍｐ
命令が実行されると、アドレスバスには「４０１」（１
６進表示。以下同じ）のデータが伝えられるので、上位
の「４」によつてデコーダ２５は出力を出しアドレス制
御器２６が能動化される。これによつて、／Ｃメモリ２
４の「０１」番地の内容がＣＰＵ５に伝えられ、その内
容すなわち命令に応じた制御が実行される。ついで「０
２」番地の命令が実行される。このように一連の命令即
ちルーチンＳＲｌが実行される。このルーチンＳＲｌで
、Ｄ／Ａ変換器３３に出力を与える命令が実行されると
、前述のように、アドレスバス８１上の情報で出力要素
３０が指定され、データバス８２上の情報が出力要素３
０にセツトされる。Ｄ／Ａ変換器３３は、上記データに
応じたアナログ信号を発生し、被制御装置６を制御する
。以上主に選択制御装置９について説明を行なつてきた
が、これは選択制御装置１０の場合についても同様であ
るが、説明が重複するので削除する。

以上のようにこの実施例システムでは、追加仕様に関す
るプログラムが収納される部分は、基本的制御に必要な
中央側メモリ装置とは別設されるようにし、又プリント
基板なり機械的強度があり、取扱いが少々乱暴であつて
も破壊されないよう確保されることが重要である。

従つて、ＣＰＵがスキヤン方式を採用するか割込み方式
を採用するかは２次的な問題である。又、選択（追加）
仕様のための装置が実装されているかどうかを検出する
のに、選択スイツチ２３を設けるのも必須の構成とはい
えない。すなわち、ＩＣメモリ２４中のある番地を読み
こみ、その内容が特定パターン（例えば「００」あるい
は「１１」）でないことを確認して、追加仕様のための
プリント基板が実装されていることを検出してもよい。
これは、もし基板の実装がなければ、上記のような読込
み命令を実行しても、データバス８１には出力が与えら
れず、「００」パターン（構成によつては「１１」パタ
ーンの場合もある）が入力されることを考えれば明らか
である。又、上述の実施例システムでは選択制御のプロ
グラムルーチンＳＲｌないしＳＲｎは、全プログラム中
１個所でしか使用されない例を示した。

すなわち、ルーチンＳＲｌの戻り番地はＳＰ３の先頭番
地に、あるいはルーチンＳＲｎの戻り番地はＳＰｎの先
頭番地というように特定されている。ところが実際にプ
ログラムを作成する場合、上記のようなルーチンＳＲｉ
を複数個所で使用するほうがプログラムステツプ数が低
減させられたりあるいは不可欠であるような場合がある
。このような一連のプログラム中で数回使用されるプロ
グラムプロツクは通常サブルーチンと呼ばれる。サブル
ーチン制御は、特定サブルーチンに制御を移す前に、戻
り番地状報をあらかじめ確保しておき、サブルーチンの
最後のステツプで確保されている戻り番地状報を参照し
て、制御が移されるようにする。この技術を使用すれば
、選択制御ルーチンＳＲｌないしＳＲｎをあたかもサブ
ルーチンであるかのようにみなすことができ、ルーチン
ＳＲｌないしＳＲｎを複数個所で使用することができる
。いずれにせよ、現場での管理者にとつて、機械的強度
も十分にある追加仕様の制御装置をコネクタなりで連結
するだけで制御規模の増減を図ることができるのは、そ
の操作も簡便であり、特別な訓練も必要とせず好ましい
のであるが、次に第５図にもとづいて、本発明が織機の
制御された例について説明する。

第５図において、ＣＰＵ等第１図、第３図に示したシス
テムと同様な機能をはたす部分については共通の参照符
号を付す。

被制御装置は、織機本体６１と、各種設定器（図示せず
）を含む入出力制御部（Ｉ／Ｆ）６２からなる。

織機本体６１では供給ローラ６３から供給される縮糸６
４に横糸６５を打込んで布を織り、巻取ローラ６６に巻
取る。織布動作を監視するため、横糸検出器６？、縦糸
断検出器６８等が設けられる。織機６１の横糸打込み動
作を示すタイミング信号ＴはＩ／Ｆ６２を介してＣＰＵ
５に伝えられ、その回数が積算される。その積算値が所
定値に達すると織機６１は停止させられる。又、縦糸断
が検出されたり、横糸ぬけが多発したような場合も、織
機は停止させられる。このような織機システム６０の基
本動作の管理・制御は中央側メモリ２に内蔵されたプロ
グラムをＣＰＵ５で実行することによつてなされる。今
、縦糸の・張力も制御して特別仕様の織布が必要になつ
たとする。

この場合、追加仕様の制御回路が実装された基板９を筐
体に配置する。この基板９を配置した後、制御を開始す
ると、織機Ｉ／Ｆ６２からは縦糸の張力に関する情報が
Ｉ／Ｆｌｌに伝えられる。ＣＰＵ５では、メモリ３中の
タテ糸張力制御プログラムを実行することによつて、タ
テ糸張力が所望の範囲に維持されるようにモータ６９の
回転速度を制御する。又、多色織をする必要が生じたと
する。

この織機の管理者は、多色織に関する制御基板１０を配
置するとともに、Ｉ／Ｆ６２中の設定器に多色織の条件
をデシスイッチなりで設定する。そしてＣＰＵ５で、メ
モリ４中の多色織制御プログラムが実行されると、読込
まれた設定条件に応じて各種ソレノイドが制御され、所
望の多色織がなされる。このように織機の管理者は必要
に応じて、あらかじめ用意されている制御基板あるいは
装置（この内に特殊制御のためのプログラムが内蔵され
ていることは言うまでもない。

）を選択配置することによつて、制御仕様の変更を簡単
に行なえるのである。選択制御基板があらかじめ用意さ
れている点に言及するならば、これは工場における全て
の織機について追加制御用基板が用意されるのではない
。すなわち、織機工場には通漕数百台もの織機が設置さ
れており、これら織機の全てが追加仕様の制御を行なう
ということはまずありえない。してみれば数十台分位に
ついてのみ追加制御用の基板をストツクしておき、必要
に応じて、選択的に配置するとしても十分役立つのであ
る。又、−般に制御仕様の変更はしばしば行なわれるも
のではなく、さらに、仕様変更に伴う機器の調整あるい
はメインテナンス作業は必ず行なわれるものであり、基
板あるいは装置の再配置のための数分間というものは問
題とするにたりない。

追加仕様のための制御装置は、その制御規模により数枚
以上のプリント基板で構成されることもあるが、そのよ
うな場合各仕様毎に特別の目印なりをつけて、その識別
が容易となるよう工夫しておくほうがよい。又実装を確
実にするための別の手段としては、数枚の基板を機構的
に一体化しておき、このプロツクにＣＰＵとの連結用の
コネクタを別設し、このコネクタを第４図に示すような
形で筐体に差込まれるようにするのもよい。以上のよう
に本発明によれば、中央処理装置で解読・実行されるプ
ログラムを中央側だけに集中して設けるのではなく、所
定の制御プログラムが格納されたメモリを必要に応じて
、追加あるいは削除すれば、制御仕様が変更されるよう
にしたので、プログラムの変更がきわめて容易となり、
融通性に富んだシステムが構成できる。又、本発明は、
前記制御プログラムを収納したメモリは制御回路と一体
化して構成するので、それが実装される装置は機械的な
強度も十分得ることができ、したがつて少々乱暴な取扱
いも可能となり、現場レベルで仕様の変更が要求される
ようなシステムには特に好適である。

【図面の簡単な説明】

第１図は実施例のプロツク図、第２図はフローチヤート
、第３図は実施例の詳細なプロツク図、第４図は実施例
装置の見取図、第５図は織機システムのプロツク図であ
る。 １ ・・・・・・基本制御装置、２・・・・・・中央側
メモリ、３，４・・・・・・メモリ、５・・・・・・Ｃ
ＰＵ） ６・・・・・・被制御装置、９，１０・・・・
・・選択制御装置。

Claims (1)

【特許請求の範囲】
1. １ メモリ装置に格納されるプログラムを中央処理装置
   で実行して被制御装置を制御するためのシーケンスコン
   トローラにおいて、被制御装置に所定の制御を施すため
   の制御プログラムが格納されたメモリ、および前記被制
   御装置との信号の授受を行うための制御回路を一体に構
   成した選択制御装置；の中央処理装置への追加連結を可
   能とし、前記中央処理装置は中央側メモリに収納される
   管理プログラムを実行して前記制御プログラムの取捨を
   管理するとともに、選択された前記制御プログラムを実
   行して前記制御回路を制御する構成を備え前記選択制御
   装置の加減によつて制御仕様が変更されるようにしたシ
   ーケンスコントローラ。