JPS6042627B2 - Input/output protection circuit for MOS integrated circuits - Google Patents
Input/output protection circuit for MOS integrated circuitsInfo
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Description
【発明の詳細な説明】
この発明は、ＭＯＳ集積回路の入出力端子の保護回路に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a protection circuit for input/output terminals of a MOS integrated circuit.
従来のＭＯＳ集積回路の入出力保護回路は、第１図に示
すように端子１にｐ型の拡散抵抗２が接続される。In a conventional input/output protection circuit for a MOS integrated circuit, a p-type diffused resistor 2 is connected to a terminal 1, as shown in FIG.
拡散抵抗２の構造上、必然的にドレイン側と接続される
ツェナーダイオード２１が作られている。Due to the structure of the diffused resistor 2, a Zener diode 21 is inevitably connected to the drain side.
拡散抵抗２には、一端がドレイン側に接続されるツェナ
ーダイオード３と、一端がソース側に接続されるツェナ
ーダイオード４とが接続される。A Zener diode 3 having one end connected to the drain side and a Zener diode 4 having one end connected to the source side are connected to the diffused resistor 2.
端子５には、ＭＯＳ集積回路中のＦＥＴトランジスター
等のゲート （図示せず）が接続されている。ドレイン
側とソース側に電電源が接続されている状態で、端子１
にドレイン側より高い電圧が加わつた場合、端子１から
ドレイン側に２つのツェナーダイオード２１、３の順方
向で電流がすばやく流れ、また端子１にソース側より低
い電圧が加わつた場合には、ソース側から端子１にツェ
ナーダイオード４の順方向で電荷がやはりすばやく流れ
るので、いずれの場合いもＦＥＴのトランジスターのゲ
ートでは電荷は流れず、ゲートは保護される。しかし、
ドレイン側あるいはソース側がオープン状態である場合
には、次のような条件でＦＥＴトランジスターのゲート
やツェナーダイオード２１のＰＮ接合が破壊される。A gate (not shown) of a FET transistor or the like in a MOS integrated circuit is connected to the terminal 5. With the power source connected to the drain and source sides, connect terminal 1.
When a voltage higher than that on the drain side is applied to the terminal, a current quickly flows from the terminal 1 to the drain side in the forward direction of the two Zener diodes 21 and 3, and when a lower voltage is applied to the terminal 1 than the source side, the current quickly flows from the terminal 1 to the drain side. Since charge also flows quickly in the forward direction of the Zener diode 4 from the side to the terminal 1, no charge flows at the gate of the FET transistor in any case, and the gate is protected. but,
When the drain side or the source side is open, the gate of the FET transistor and the PN junction of the Zener diode 21 are destroyed under the following conditions.
ドレイン側がプラスに帯電していて端子１にマイナスが
印加された場合に、ソース側がオープン３になつている
と、２つのツェナーダイオード２１、３の逆方向で、ド
レイン側から端子１に荷を流すことになる。If the drain side is positively charged and a negative voltage is applied to terminal 1, and the source side is open 3, the charge flows from the drain side to terminal 1 in the opposite direction of the two Zener diodes 21 and 3. It turns out.
その時、ツェナーダイオード２１、３のブレークダウン
を使うので、それらを流れる電流の立上丁がり、立下が
りが遅くなり電荷がＦＥＴトランジスターのゲートて流
れる恐れがあり、ゲート破壊の可能性が大きくなると共
に、端子１に印加された電荷量が大きいときは、大きな
電流が流れてツェナーダイオード２１のＰＮ接合を破壊
する。At that time, since the breakdown of Zener diodes 21 and 3 is used, the rise and fall of the current flowing through them will be delayed, and there is a risk that charge will flow to the gate of the FET transistor, increasing the possibility of gate breakdown. , when the amount of charge applied to the terminal 1 is large, a large current flows and destroys the PN junction of the Zener diode 21.
また、ソース側がマイナスに帯電していて、端子１にプ
ラスが印加された場合に、ドレイン側がオープンになつ
ていると、拡散抵抗２を通つてツェナーダイオード４の
逆方向で端子１からソース側に電荷を流すことになり、
ＦＥＴトランジスターのゲート破壊やツェナーダイオー
ド４の破壊が考えられる。事実ＭＯＳの破壊は、ドレイ
ン側、ソース側がオープン状態にある製造されてから実
装されるまでにおこる事が多く、従来の保護回路では、
完全にこれらの破壊を防ぐことはできない。In addition, if the source side is negatively charged and a positive voltage is applied to terminal 1, and the drain side is open, it will be transferred from terminal 1 to the source side in the opposite direction of Zener diode 4 through diffused resistor 2. This causes a charge to flow,
It is possible that the gate of the FET transistor or the Zener diode 4 may be destroyed. In fact, MOS destruction often occurs between the time it is manufactured, when the drain and source sides are open, and before it is mounted, and with conventional protection circuits,
It is not possible to completely prevent these destructions.
この発明では、オープン状態での破壊をも防ぐ入出力保
護回路を得ることを目的としている。The present invention aims to provide an input/output protection circuit that prevents damage even in an open state.
この発明を図面にもとづいて説明すると、第２図におい
て、端子６にはＰ型の拡散抵抗７と８が直列に接続され
る。拡散抵抗７，８の構造上、必然的にドレイン側に接
続されるツェナーダイオード７１，８１が作られる。The present invention will be explained based on the drawings. In FIG. 2, P-type diffused resistors 7 and 8 are connected in series to the terminal 6. Due to the structure of the diffused resistors 7 and 8, Zener diodes 71 and 81 are inevitably connected to the drain side.
なお、ツェナーダイオード７１のブレークダウン電圧は
高く作られている。Note that the breakdown voltage of the Zener diode 71 is made high.
また、拡散抵抗７としては、Ｃ−ＭＯＳではＮチャネル
の基板につかうＰｗｅｌｌを使つた方がよく、電極と基
板が異常なアロイを起こして電極のスパイクが進み拡散
抵抗７が破壊することがなくなる。In addition, as the diffused resistor 7, it is better to use a Pwell that is used on an N-channel substrate in C-MOS, as this will prevent abnormal alloying between the electrode and the substrate, which will lead to spikes in the electrode and destroy the diffused resistor 7. .
拡散抵抗８には、一端がドレイン側に接続されるツェナ
ーダイオード９と一端がソース側に接続されるツェナー
ダイオード１０とが接続される。A Zener diode 9 having one end connected to the drain side and a Zener diode 10 having one end connected to the source side are connected to the diffused resistor 8.
ツェナーダイオード９，１０は、ブレークダウン電圧が
低く、順方向電圧の降下が小さいものである。また、ド
レイン側とソース側の間に、抵抗１１が接続される。The Zener diodes 9 and 10 have a low breakdown voltage and a small forward voltage drop. Further, a resistor 11 is connected between the drain side and the source side.
端子１２には、ＭＯＳ集積回路中のＦＥＴトランジスタ
ー等のゲート（図示せず）が接続される。次にドレイン
側あるいはソース側がオープン状態にある場合、どのよ
うにしてＦＥＴトランジスターのゲートやツェナーダイ
オードのＰＮ接合が保護されるかを説明する。The terminal 12 is connected to a gate (not shown) of a FET transistor or the like in a MOS integrated circuit. Next, we will explain how the gate of the FET transistor and the PN junction of the Zener diode are protected when the drain side or the source side is in an open state.
第２図において、ドレイン側がプラスに帯電していて、
端子６にマイナスが印加された場合に、ソース側がオー
プンになつているとする。In Figure 2, the drain side is positively charged,
Assume that when a negative voltage is applied to terminal 6, the source side is open.
ドレイン側と端子６にかかつたピーク電圧は、、拡散抵
抗７とて分圧されて、ツェナーダイオード７１の両端に
逆方向にかかるが、ブレークダウン電圧が高いので、逆
方向の電流はほとんど流れず、接合は破壊されない。The peak voltage applied to the drain side and terminal 6 is divided by the diffusion resistor 7 and applied in the opposite direction to both ends of the Zener diode 71, but since the breakdown voltage is high, almost no current flows in the reverse direction. The bond will not be destroyed.
また、ツェナーダイオード８１の両端に、拡散抵抗７，
８と共に分圧した電圧が逆方向に印加されると、ブレー
クダウン電圧した電圧が低いため、逆方向の電流が流れ
る。Further, a diffused resistor 7,
When the voltage divided with 8 is applied in the opposite direction, a current flows in the opposite direction because the breakdown voltage is low.
電流が流れすぎるとツェナーダイオード８１のＰＮ接合
が破壊されるのて拡散抵抗７により電流値を小さく押え
る。If too much current flows, the PN junction of the Zener diode 81 will be destroyed, so the current value is held down by the diffused resistor 7.
そして、同様にブレークダウン電圧の低いツェナーダイ
オード９にも逆方向の電流が流れる。Similarly, a reverse current flows through the Zener diode 9 having a low breakdown voltage.
電流は拡散抵抗７，８により押えられるのてツェナーダ
イオード９のＰＮ接合を破壊することはない。更にドレ
イン側のプラス電荷は抵抗１１からツェナーダイオード
１０の順方向を使つて、拡散抵抗８，７を通つて端子６
にすばやく流れるので端子１２に接続されているＦＥＴ
トランジスターのゲートは安全に保護される。次に、ド
レイン側がマイナスに帯電していて、端子６にプラスが
印加された場合に、ソース側がオープンになつていると
、おもにツェナーダイオード７１，８１の順方向によつ
て、端子６からドレイン側に向かつてすはやく電荷が流
れるので、端子１２に接続されているＦＥＴトランジス
ターのゲートは保護される。Since the current is suppressed by the diffused resistors 7 and 8, it does not destroy the PN junction of the Zener diode 9. Furthermore, the positive charge on the drain side is transferred from the resistor 11 to the terminal 6 through the diffused resistors 8 and 7 using the forward direction of the Zener diode 10.
FET connected to terminal 12
The gate of the transistor is safely protected. Next, when the drain side is negatively charged and a positive voltage is applied to the terminal 6, and the source side is open, the voltage from the terminal 6 to the drain side is mainly due to the forward direction of the Zener diodes 71 and 81. Since charge flows quickly towards the terminal 12, the gate of the FET transistor connected to the terminal 12 is protected.
更に、ソース側がマイナスに帯電していて、端子６にプ
ラスが印加された場合に、ドレイン側がオープンになつ
ていると、端子６のプラス電荷は、拡散抵抗７と８を通
リツエナータイオード９の順方向て流れ、抵抗１１を通
リソース側のマイナスにすばやく流れるので、端子１２
に接続されているＦＥＴトランジスターのゲートは保護
される。Furthermore, if the source side is negatively charged and a positive voltage is applied to the terminal 6, and the drain side is open, the positive charge on the terminal 6 passes through the diffusion resistors 7 and 8 to the rezener diode 9. flows in the forward direction and quickly flows through the resistor 11 to the negative side of the source, so the terminal 12
The gate of the FET transistor connected to is protected.
なお、ドレイン側は、オープンになつているので、端子
６のプラス電荷は、ツェナーダイオード７１，８１を通
つてドレイン側に流れることはない。Note that since the drain side is open, the positive charge at the terminal 6 does not flow to the drain side through the Zener diodes 71 and 81.
なお、ドレイン側とソース側が電源に接続された状態で
も、いろいろな条件に対して内部ゲートが保護されるの
はいうまでもない。It goes without saying that the internal gate is protected against various conditions even when the drain and source sides are connected to the power supply.
さらに、出力側にこの保護回路を使えば出力側が保護さ
れる。Furthermore, if this protection circuit is used on the output side, the output side will be protected.
また、拡散抵抗７，８が共にＮ型であつても、それぞれ
、Ｐ型、Ｎ型であつても、その逆であつても同様な動作
が行なわれる。Furthermore, the same operation is performed whether the diffused resistors 7 and 8 are both N-type, P-type and N-type, respectively, or vice versa.
この発明は以上説明したように、簡単な構造にて、ＭＯ
Ｓが実装されるまでに起る最も頻度の高い破壊をも完全
に防止することができる。As explained above, this invention has a simple structure, and MO
Even the most frequent failures that occur before S is implemented can be completely prevented.
【図面の簡単な説明】
第１図は従来のＭＯＳ集積回路の入出力保護回路図、第
２図はこの発明の入出力保護回路図てある。
２：拡散抵抗、２１，３，４：ツエナーダイオード、７
，８：拡散抵抗、７１，８１，９，１０：ツエナーダイ
オード、１１：抵抗。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram of a conventional input/output protection circuit of a MOS integrated circuit, and FIG. 2 is a diagram of an input/output protection circuit of the present invention. 2: Diffused resistance, 21, 3, 4: Zener diode, 7
, 8: Diffused resistance, 71, 81, 9, 10: Zener diode, 11: Resistor.
Claims (1)
て、前記第１、第２の拡散抵抗の開放端子をそれぞれ、
信号入出力端子、ＭＯＳ集積回路中のＦＥＴのゲート端
子となし、このゲート端子をはさんでブレークダウン電
圧の低いかつ順方向電圧降下が小さい２つの第１と第２
のツェナーダイオードを同方向に直列に接続すると共に
、この第１と第２のツェナーダイオードの開放端に並列
に、第３の抵抗と電源を接続し、更に、前記第１、第２
の拡散抵抗にそれぞれ、接続されて作られるブレークダ
ウン電圧の高い第３のツェナーダイオードとブレークダ
ウン電圧の低い第４のツェナーダイオードの開放端を電
源の一端に接続してなるＭＯＳ集積回路の入出力保護回
路。1 A first diffused resistor and a second diffused resistor are connected in series, and the open terminals of the first and second diffused resistors are connected, respectively.
The signal input/output terminal serves as the gate terminal of the FET in the MOS integrated circuit, and this gate terminal is sandwiched between two first and second terminals with low breakdown voltage and small forward voltage drop.
Zener diodes are connected in series in the same direction, and a third resistor and a power source are connected in parallel to the open ends of the first and second Zener diodes, and further, the first and second Zener diodes are connected in series.
The input/output of a MOS integrated circuit is made by connecting the open ends of a third Zener diode with a high breakdown voltage and a fourth Zener diode with a low breakdown voltage, which are connected to one end of a power supply, respectively, to one end of a power supply. protection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51112737A JPS6042627B2 (en) | 1976-09-20 | 1976-09-20 | Input/output protection circuit for MOS integrated circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51112737A JPS6042627B2 (en) | 1976-09-20 | 1976-09-20 | Input/output protection circuit for MOS integrated circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5338267A JPS5338267A (en) | 1978-04-08 |
| JPS6042627B2 true JPS6042627B2 (en) | 1985-09-24 |
Family
ID=14594278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51112737A Expired JPS6042627B2 (en) | 1976-09-20 | 1976-09-20 | Input/output protection circuit for MOS integrated circuits |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042627B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230010394A (en) * | 2021-07-12 | 2023-01-19 | 한국원자력연구원 | Radioactivity measuring apparatus |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55166951A (en) * | 1979-06-14 | 1980-12-26 | Mitsubishi Electric Corp | Surge preventive circuit for bipolar integrated circuit |
| JPS61131141U (en) * | 1985-02-04 | 1986-08-16 |
-
1976
- 1976-09-20 JP JP51112737A patent/JPS6042627B2/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230010394A (en) * | 2021-07-12 | 2023-01-19 | 한국원자력연구원 | Radioactivity measuring apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5338267A (en) | 1978-04-08 |
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