JPS6048077B2 - メモリリフレツシユ制御方式 - Google Patents
メモリリフレツシユ制御方式Info
- Publication number
- JPS6048077B2 JPS6048077B2 JP53064667A JP6466778A JPS6048077B2 JP S6048077 B2 JPS6048077 B2 JP S6048077B2 JP 53064667 A JP53064667 A JP 53064667A JP 6466778 A JP6466778 A JP 6466778A JP S6048077 B2 JPS6048077 B2 JP S6048077B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- refresh
- processing unit
- central processing
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 title claims description 9
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明はダイナミック型メモリのリフレッシュ制御方式
に関する。
に関する。
従来のダイナミック型メモリのリフレッシュ制御方式に
おいては、リフレッシュ動作の必要なダイナミック型メ
モリのリフレッシュ動作は、メモリ内に設けられたリフ
レッシュ周期カウンタが一定値に達したとき実行される
と同時に全ての処理装置からのリクエストが抑止される
。
おいては、リフレッシュ動作の必要なダイナミック型メ
モリのリフレッシュ動作は、メモリ内に設けられたリフ
レッシュ周期カウンタが一定値に達したとき実行される
と同時に全ての処理装置からのリクエストが抑止される
。
このため、メモリの使用状態を処理装置内で管理し、メ
モリの空き状態にのみ、メモリリクエストを送出するメ
モリ制御方式を併用したときには、上述のごとく、リフ
レッシュ動作により一時的に中央処理装置内でのメモリ
のビジー管理が乱され、メモリサイクルの有効利用を損
なうという欠点が生じる。この欠点を解決するため前記
リフレッシュ周期カウンタそのものを中央処理装置内に
取り込み中央処理装置自身がリフレッシュ動作の動作タ
イミングを発生し、リフレッシュ動作まで含めたメモリ
のビジー管理を行なつたときには、中央処理装置自身が
障害発生により動作を停止すると、リフレッシュ動作が
保障できなくなるため、メモリの記憶内容まで破壊して
しまうという怖れが生じる。これを避けるために、ＣＰ
Ｕダウン時に限りメモリ自身が単独でリフレッシュ動作
可能となるようリフレッシュ動作周期カウンタを中央処
理装置とメモリとの両方に設けると、ハードウェアが増
加Ｊするという欠点が生ずる。本発明の目的はハードウ
ェア量の増加を招くことなくメモリサイクルの利用率を
高めるとともに処理装置停止時にもメモリの記憶内容を
保証することができるようにしたメモリリフレッシュ制
御丁方式を提供することにある。
モリの空き状態にのみ、メモリリクエストを送出するメ
モリ制御方式を併用したときには、上述のごとく、リフ
レッシュ動作により一時的に中央処理装置内でのメモリ
のビジー管理が乱され、メモリサイクルの有効利用を損
なうという欠点が生じる。この欠点を解決するため前記
リフレッシュ周期カウンタそのものを中央処理装置内に
取り込み中央処理装置自身がリフレッシュ動作の動作タ
イミングを発生し、リフレッシュ動作まで含めたメモリ
のビジー管理を行なつたときには、中央処理装置自身が
障害発生により動作を停止すると、リフレッシュ動作が
保障できなくなるため、メモリの記憶内容まで破壊して
しまうという怖れが生じる。これを避けるために、ＣＰ
Ｕダウン時に限りメモリ自身が単独でリフレッシュ動作
可能となるようリフレッシュ動作周期カウンタを中央処
理装置とメモリとの両方に設けると、ハードウェアが増
加Ｊするという欠点が生ずる。本発明の目的はハードウ
ェア量の増加を招くことなくメモリサイクルの利用率を
高めるとともに処理装置停止時にもメモリの記憶内容を
保証することができるようにしたメモリリフレッシュ制
御丁方式を提供することにある。
本発明の方式は、中央処理装置からの要求に基づいて主
記憶装置の内容をリフレッシュするメモリリフレッシュ
制御方式において、前記主記憶装置はリフレッシュ動作
の周期を計時する計時手段と、この計時手段が予め定め
られた第１の値になつたとき前記中央処理装置に対しリ
フレッシュ要求表示信号を送出する表示信号送出手段と
を有し、前記中央処理装置は前記表示信号送出手段から
の表示信号を受け付けたときに前記中央処理装置内から
のメモリ要求信号がなく前記記憶装置がビジー状態でな
ければリフレッシュ要求信号を送出する要求信号送出手
段を有し、前記主記憶装置に対するリフレッシュ動作が
前記要求信号送出手段から与えられたリフレッシュ要求
信号により行なわれるかまたは前記計時手段からリフレ
ッシュ動作の限界値を示す第２の値が与えられたときに
前記中央処理装置の前記要求信号送出手段からのリフレ
ッシュ要求（信号の供給）の有無にかかわらず行なわれ
るようにしたことを特徴とする。
記憶装置の内容をリフレッシュするメモリリフレッシュ
制御方式において、前記主記憶装置はリフレッシュ動作
の周期を計時する計時手段と、この計時手段が予め定め
られた第１の値になつたとき前記中央処理装置に対しリ
フレッシュ要求表示信号を送出する表示信号送出手段と
を有し、前記中央処理装置は前記表示信号送出手段から
の表示信号を受け付けたときに前記中央処理装置内から
のメモリ要求信号がなく前記記憶装置がビジー状態でな
ければリフレッシュ要求信号を送出する要求信号送出手
段を有し、前記主記憶装置に対するリフレッシュ動作が
前記要求信号送出手段から与えられたリフレッシュ要求
信号により行なわれるかまたは前記計時手段からリフレ
ッシュ動作の限界値を示す第２の値が与えられたときに
前記中央処理装置の前記要求信号送出手段からのリフレ
ッシュ要求（信号の供給）の有無にかかわらず行なわれ
るようにしたことを特徴とする。
次に本発明の一実施例について図面を参照して詳細に説
明する。図において参照番号１は中央処理装置を示し、
ビジー管理回路１１とリクエスト選択回路１２とアンド
ゲート１３とマルチプレクサ１４とを有している。
明する。図において参照番号１は中央処理装置を示し、
ビジー管理回路１１とリクエスト選択回路１２とアンド
ゲート１３とマルチプレクサ１４とを有している。
又、参照番号２はメモリを示し、リフレッシュ周期を計
数するサイクルカウンタ２１と、リフレッシュアドレス
カウンタ２２と、比較回路２３および２４と、フリップ
フロップ２５および２６とオアゲート２７とアンドゲー
ト２８と遅延回路２９とマルチプレクサ３０とデコーダ
３１とオアケート３２と記憶素子３３とを有している。
前記サイクルカウンタ２１は毎クロックごとに＋１づつ
歩進されこの出力は信号２０１として比較器２３と２４
にそれぞれ与えられる。前記信号２０１の値が比較器２
３のもう一方の入力である信号２０３と同じ値、すなわ
ち、（Ｘｊ）に達したとき比較器２３の出力である信号
２０４が論理値゜゛１゛となりフリップフロップ２５を
セットする。このフリップフロップの正出力は信号３と
なこり中央処理装置のリクエスト選択回路１２に与えら
れ、この選択回路１２が、ビジー管理回路の出力信号１
０１および通常のメモリリクエスト信号１０３の状態を
含めてチェックの上りリフレッシュ動作受付可能と判断
したときに、信号１０４がク発生してマルチプレクサ１
４の出力を通常のメモリリクエストコードの信号１０７
からリフレッシュリクエストコード１０６に切り替えメ
モリに信号６として送出する。また、前記リクエスト選
択回路からの出力１０２は、ビジー管理回路１１へ与え
られ中央処理装置内のメモリビジー管理についての情報
が更新される。メモリ２において中央処理装置からのリ
クエストコードがリフレッシュ動作であるとき、デコー
ダ３１の出力２０８は論理“゜１゛となり、オアゲート
３２を介して信号２０９によりマルチプレクサ３０の出
力信号２０７を通常のリクエストアドレスである信号５
から、リフレッシュアドレスを示すリフレツシユアドレ
フスカウンタ２２の出力である信号２０６に切替え、記
憶素子３３に対してリフレッシュを指示するとともに、
リフレッシュアドレスカウンタ２２を＋１歩進させる。
デコーダ２０８の出力２０８はまたオアゲート２７を介
して信号２１２となり・フリップフロップ２５をリセッ
トする。中央処理装置１が何らかの原因によりメモリ２
へのリフレッシュ動作指示を送出できずフリップフロッ
プ２５が設定されたままの状態で、さらにメモリ２内の
サイクルカウンタ２１が歩進し、比゜較器２４の入力信
号２０２と同じ値（Ｘｊ）に達したとき比較器２４の出
力２０５は論理４゜１゛となり、オアゲート２７を介し
て、信号２１２となりリップフロップ２５をリセットす
ると同時にアンドゲート２８を介して信号２１０となり
フリップフロップ２６をセットする。
数するサイクルカウンタ２１と、リフレッシュアドレス
カウンタ２２と、比較回路２３および２４と、フリップ
フロップ２５および２６とオアゲート２７とアンドゲー
ト２８と遅延回路２９とマルチプレクサ３０とデコーダ
３１とオアケート３２と記憶素子３３とを有している。
前記サイクルカウンタ２１は毎クロックごとに＋１づつ
歩進されこの出力は信号２０１として比較器２３と２４
にそれぞれ与えられる。前記信号２０１の値が比較器２
３のもう一方の入力である信号２０３と同じ値、すなわ
ち、（Ｘｊ）に達したとき比較器２３の出力である信号
２０４が論理値゜゛１゛となりフリップフロップ２５を
セットする。このフリップフロップの正出力は信号３と
なこり中央処理装置のリクエスト選択回路１２に与えら
れ、この選択回路１２が、ビジー管理回路の出力信号１
０１および通常のメモリリクエスト信号１０３の状態を
含めてチェックの上りリフレッシュ動作受付可能と判断
したときに、信号１０４がク発生してマルチプレクサ１
４の出力を通常のメモリリクエストコードの信号１０７
からリフレッシュリクエストコード１０６に切り替えメ
モリに信号６として送出する。また、前記リクエスト選
択回路からの出力１０２は、ビジー管理回路１１へ与え
られ中央処理装置内のメモリビジー管理についての情報
が更新される。メモリ２において中央処理装置からのリ
クエストコードがリフレッシュ動作であるとき、デコー
ダ３１の出力２０８は論理“゜１゛となり、オアゲート
３２を介して信号２０９によりマルチプレクサ３０の出
力信号２０７を通常のリクエストアドレスである信号５
から、リフレッシュアドレスを示すリフレツシユアドレ
フスカウンタ２２の出力である信号２０６に切替え、記
憶素子３３に対してリフレッシュを指示するとともに、
リフレッシュアドレスカウンタ２２を＋１歩進させる。
デコーダ２０８の出力２０８はまたオアゲート２７を介
して信号２１２となり・フリップフロップ２５をリセッ
トする。中央処理装置１が何らかの原因によりメモリ２
へのリフレッシュ動作指示を送出できずフリップフロッ
プ２５が設定されたままの状態で、さらにメモリ２内の
サイクルカウンタ２１が歩進し、比゜較器２４の入力信
号２０２と同じ値（Ｘｊ）に達したとき比較器２４の出
力２０５は論理４゜１゛となり、オアゲート２７を介し
て、信号２１２となりリップフロップ２５をリセットす
ると同時にアンドゲート２８を介して信号２１０となり
フリップフロップ２６をセットする。
このフリップフロップの出力４は中央処理装置に与えら
れアンドゲート１３によつて中央処理装置で発生するす
べてのリクエストを抑止するとともにオアゲート３２を
介して信号２０９となり、記憶素子３３をリフレッシュ
するとともにリフレッシュアドレスカウンタ２２を＋１
歩進させる。フリップフロップ２６は、そのセット信号
２１０が遅延回路２９を介して一定クロック後に出力さ
れる信号２１１により、自動的にリセットされる。以上
述べた↓うにメモリ２内のサイクルカウンタ２１の値が
（Ｘｉ）に達してから実際にメモリ内の記憶素子３３へ
のリフレッシュ指示が出るタイミングは中央処理装置１
内のリクエスト選択回路内のアルゴリズムに依存しうる
とともに、中央処理装置１は、このタイミングをビジー
管理回路１１に反映させるが、どこがリフレッシュされ
るかを示すことによりビジー管理情報は何ら乱れること
がない。
れアンドゲート１３によつて中央処理装置で発生するす
べてのリクエストを抑止するとともにオアゲート３２を
介して信号２０９となり、記憶素子３３をリフレッシュ
するとともにリフレッシュアドレスカウンタ２２を＋１
歩進させる。フリップフロップ２６は、そのセット信号
２１０が遅延回路２９を介して一定クロック後に出力さ
れる信号２１１により、自動的にリセットされる。以上
述べた↓うにメモリ２内のサイクルカウンタ２１の値が
（Ｘｉ）に達してから実際にメモリ内の記憶素子３３へ
のリフレッシュ指示が出るタイミングは中央処理装置１
内のリクエスト選択回路内のアルゴリズムに依存しうる
とともに、中央処理装置１は、このタイミングをビジー
管理回路１１に反映させるが、どこがリフレッシュされ
るかを示すことによりビジー管理情報は何ら乱れること
がない。
また中央処理装置１が何らかの原因によりメモリ２への
リフレッシュ動作を指示できなかつたときには、サイク
ルカウンタ２１の値が（Ｘｊ）に達した時点でメモリ２
が自動的にリフレッシュ動作を行なう。本発明には以上
から明らかなように、リフレッシュ動作の実行タイミン
グを完全に中央処理装置の管理下におくことによりメモ
リサイクルの有効な利用が常に可能となるとともにハー
ドウェアの２重化を招くことなく中央処理装置停止時で
も、メモリの記憶内容を保持できるという効果がある。
リフレッシュ動作を指示できなかつたときには、サイク
ルカウンタ２１の値が（Ｘｊ）に達した時点でメモリ２
が自動的にリフレッシュ動作を行なう。本発明には以上
から明らかなように、リフレッシュ動作の実行タイミン
グを完全に中央処理装置の管理下におくことによりメモ
リサイクルの有効な利用が常に可能となるとともにハー
ドウェアの２重化を招くことなく中央処理装置停止時で
も、メモリの記憶内容を保持できるという効果がある。
図は本発明の一実施例を示す図である。
１・・・中央処理装置、２・・・メモリ、１１・・ゼジ
ー管理回路、２７，３２・・・オアゲート、１２・・・
リクエスト選択回路、１３，２８・・・アンドゲート、
２９・・・遅延回路、１４，３０・・・マルチプレクサ
、２１・・・サイクルカウンタ、３１・・・デコーダ、
２２・リフレッシュアドレスカウンタ、２３，２４・・
・比較器、３３・・・記憶素子、２５，２６・・・フリ
ップフロップ、５，６，１０６，１０７，２０６，２０
７，２０１〜２０３・・・データ線、３，４，１０１ノ
〜１０４，２０４，２０５，２０８〜２１２・・・制
御線。
ー管理回路、２７，３２・・・オアゲート、１２・・・
リクエスト選択回路、１３，２８・・・アンドゲート、
２９・・・遅延回路、１４，３０・・・マルチプレクサ
、２１・・・サイクルカウンタ、３１・・・デコーダ、
２２・リフレッシュアドレスカウンタ、２３，２４・・
・比較器、３３・・・記憶素子、２５，２６・・・フリ
ップフロップ、５，６，１０６，１０７，２０６，２０
７，２０１〜２０３・・・データ線、３，４，１０１ノ
〜１０４，２０４，２０５，２０８〜２１２・・・制
御線。
Claims (1)
- １ 中央処理装置からの要求に基づいて主記憶装置の内
容をリフレッシュするメモリリフレッシュ制御方式にお
いて、前記主記憶装置はリフレッシュ動作の周期を計時
する計時手段と、この計時手段が予め定められた第１の
値になつたとき前記中央処理装置に対しリフレッシュ要
求表示信号を送出する表示信号送出手段とを有し、前記
中央処理装置は前記表示信号送出手段からの表示信号を
受け付けたときに前記中央処理装置内からのメモリ要求
信号がなく前記記憶装置がビジー状態でなければリフレ
ッシュ要求信号を送出する要求信号送出手段を有し、前
記主記憶装置に対するリフレッシュ動作が前記要求信号
送出手段から与えられたリフレッシュ要求信号により行
なわれるかまたは前記計時手段からリフレッシュ動作の
限界値を示す第２の値が与えられたときに前記中央処理
装置の前記要求信号送出手段からのリフレッシュ要求信
号の供給の有無にかかわらず行なわれるようにしたこと
を特徴とするメモリリフレッシュ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53064667A JPS6048077B2 (ja) | 1978-05-29 | 1978-05-29 | メモリリフレツシユ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53064667A JPS6048077B2 (ja) | 1978-05-29 | 1978-05-29 | メモリリフレツシユ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54155737A JPS54155737A (en) | 1979-12-08 |
| JPS6048077B2 true JPS6048077B2 (ja) | 1985-10-25 |
Family
ID=13264768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53064667A Expired JPS6048077B2 (ja) | 1978-05-29 | 1978-05-29 | メモリリフレツシユ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048077B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918645A (en) * | 1987-09-17 | 1990-04-17 | Wang Laboratories, Inc. | Computer bus having page mode memory access |
-
1978
- 1978-05-29 JP JP53064667A patent/JPS6048077B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54155737A (en) | 1979-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4366540A (en) | Cycle control for a microprocessor with multi-speed control stores | |
| US20080270683A1 (en) | Systems and methods for a dram concurrent refresh engine with processor interface | |
| US5418920A (en) | Refresh control method and system including request and refresh counters and priority arbitration circuitry | |
| JPS6011394B2 (ja) | デ−タ処理システム | |
| US3790961A (en) | Random access dynamic semiconductor memory system | |
| US3961312A (en) | Cycle interleaving during burst mode operation | |
| JPS5942397B2 (ja) | メモリ・システム | |
| JPH0622008B2 (ja) | 同期化回路 | |
| JP4482275B2 (ja) | オペレーティングシステムサポートのために一定の時間基準を用いるマルチモード電力管理システムのハードウェアアーキテクチャ | |
| JPS6048077B2 (ja) | メモリリフレツシユ制御方式 | |
| US6188627B1 (en) | Method and system for improving DRAM subsystem performance using burst refresh control | |
| JP3344123B2 (ja) | データ受信装置 | |
| US4567571A (en) | Memory control for refreshing in a step mode | |
| JP2913099B2 (ja) | Ｄｒａｍリフレッシュ装置 | |
| US3551898A (en) | Computer memory addressing | |
| JPH08129883A (ja) | Ｄ−ｒａｍのリフレッシュ制御方式 | |
| JP4174835B2 (ja) | マイクロコントローラ | |
| JP2616151B2 (ja) | メモリリフレッシュ回路 | |
| JP2686361B2 (ja) | データ更新制御装置 | |
| JPH04243087A (ja) | ランダムアクセスメモリーのリフレッシュ装置及びそれを用いたコンピューター装置 | |
| US5325515A (en) | Single-component memory controller utilizing asynchronous state machines | |
| JPH05107314A (ja) | Ｉｃ試験装置 | |
| US7475237B2 (en) | Timer with periodic channel service | |
| JPS63247996A (ja) | メモリアクセス方法 | |
| JPS5829194A (ja) | 情報処理装置 |