JPS6129078B2 - - Google Patents
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- Publication number
- JPS6129078B2 JPS6129078B2 JP53035550A JP3555078A JPS6129078B2 JP S6129078 B2 JPS6129078 B2 JP S6129078B2 JP 53035550 A JP53035550 A JP 53035550A JP 3555078 A JP3555078 A JP 3555078A JP S6129078 B2 JPS6129078 B2 JP S6129078B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- transistor
- current
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
この発明は、接合破壊型Ｐ−ROM（Progra−
mable−Read Only Memory）に関し、特に、ワ
ード線駆動回路を対象とする。
mable−Read Only Memory）に関し、特に、ワ
ード線駆動回路を対象とする。
ワード線駆動回路１として、第２図に示すもの
が公知である。この回路は、トランジスタQ1，
Q2により構成されたTTL（Transistor
Transistor Logic）回路によるアドレスデコーダ
回路と、この出力を電流増幅するトランジスタ
Q2′及び出力トランジスタQ3とにより構成され
る。
が公知である。この回路は、トランジスタQ1，
Q2により構成されたTTL（Transistor
Transistor Logic）回路によるアドレスデコーダ
回路と、この出力を電流増幅するトランジスタ
Q2′及び出力トランジスタQ3とにより構成され
る。
この出力トランジスタQ3には、書き込み時
に、メモリマトリツクスを構成するトランジスタ
Q10に接合破壊を生じせしめるために必要な大き
な電流（200mA程度）を流せるように、抵抗R1
〜R2′が決められている。そして、トランジスタ
の占有面積も大きく構成するものである。
に、メモリマトリツクスを構成するトランジスタ
Q10に接合破壊を生じせしめるために必要な大き
な電流（200mA程度）を流せるように、抵抗R1
〜R2′が決められている。そして、トランジスタ
の占有面積も大きく構成するものである。
したがつて、この回路にあつては、上記大きな
出力電流を得るための入力電流を形成する増幅ト
ランジスタQ2′を必要とするとともに、出力トラ
ンジスタQ3を大きく形成するので、集積密度が
低下し、また、読み出しに必要な電流が1mA程
度と小さくてよいにもかかわらず、トランジスタ
Q2′を使用するので、消費電力の増大は免ぬがれ
ない。
出力電流を得るための入力電流を形成する増幅ト
ランジスタQ2′を必要とするとともに、出力トラ
ンジスタQ3を大きく形成するので、集積密度が
低下し、また、読み出しに必要な電流が1mA程
度と小さくてよいにもかかわらず、トランジスタ
Q2′を使用するので、消費電力の増大は免ぬがれ
ない。
この発明は、集積密度の向上及び消費電力の低
減を図つた接合破壊型Ｐ−ROMを提供するため
になされた。
減を図つた接合破壊型Ｐ−ROMを提供するため
になされた。
この発明は、書き込み高電圧を利用して、書き
込み時におけるワード線出力トランジスタのベー
ス電流を大きくして、上記書き込みに必要な電流
が上記出力トランジスタに流れるようにするもの
である。
込み時におけるワード線出力トランジスタのベー
ス電流を大きくして、上記書き込みに必要な電流
が上記出力トランジスタに流れるようにするもの
である。
以下、実施例により、この発明を具体的に説明
する。
する。
第１図は、この発明の一実施例を示す回路図で
ある。
ある。
１は、この発明に係るワード線駆動回路であ
り、アドレスデコーダ出力を形成するマルチエミ
ツタ構造のトランジスタQ1と、このデコーダ出
力を入力とする電流増幅トランジスタQ2と、こ
のトランジスタQ2のコレクタと電源電圧端子Vcc
との間に設けられ、読み出し時の駆動入力電流を
設定する抵抗R2及び逆流防止ダイオードD1と、
このトランジスタQ2のコレクタと出力端子OUT
との間に設けられ、書き込み時の駆動入力電流を
設定するツエナーダイオードDz及び逆流防止ダ
イオードD2と、上記トランジスタQ2のエミツタ
負荷抵抗R3と、このエミツタ出力を入力とする
出力トランジスタQ3とにより構成される。
り、アドレスデコーダ出力を形成するマルチエミ
ツタ構造のトランジスタQ1と、このデコーダ出
力を入力とする電流増幅トランジスタQ2と、こ
のトランジスタQ2のコレクタと電源電圧端子Vcc
との間に設けられ、読み出し時の駆動入力電流を
設定する抵抗R2及び逆流防止ダイオードD1と、
このトランジスタQ2のコレクタと出力端子OUT
との間に設けられ、書き込み時の駆動入力電流を
設定するツエナーダイオードDz及び逆流防止ダ
イオードD2と、上記トランジスタQ2のエミツタ
負荷抵抗R3と、このエミツタ出力を入力とする
出力トランジスタQ3とにより構成される。
このトランジスタQ3のコレクタに、ワード線
Ｗが接続される。
Ｗが接続される。
なお、２Wは、書き込み用のデイジツト線駆動
回路であり、２Rは読み出し用のデイジツト線駆
動回路である。
回路であり、２Rは読み出し用のデイジツト線駆
動回路である。
上記ワード線Ｗとデイジツト線Ｄとの交叉点に
トランジスタQ10を設け、メモリマトリツクスが
構成される。この図においては、そのうちの１つ
のみを示すものである。
トランジスタQ10を設け、メモリマトリツクスが
構成される。この図においては、そのうちの１つ
のみを示すものである。
このＰ−ROM回路における書き込みは、次の
ようになされる。接合破壊を生じしめるトランジ
スタQ10をＸアドレス、Ｙアドレスで指定する。
そして、出力端子に書き込みのための高電圧、例
えば約28Vの高電圧を印加する。
ようになされる。接合破壊を生じしめるトランジ
スタQ10をＸアドレス、Ｙアドレスで指定する。
そして、出力端子に書き込みのための高電圧、例
えば約28Vの高電圧を印加する。
Ｙアドレスがすべてハイレベルとなつて、デコ
ーダ出力を形成するダイオードがすべてオフとな
り、トランジスタQ5がオンする。したがつて、
出力端子OUTから供給された高電圧によりオン
するトランジスタQ4、ダーリントン接続したト
ランジスタQ5〜Q7を通して、200mAの書き込み
電流が形成される。
ーダ出力を形成するダイオードがすべてオフとな
り、トランジスタQ5がオンする。したがつて、
出力端子OUTから供給された高電圧によりオン
するトランジスタQ4、ダーリントン接続したト
ランジスタQ5〜Q7を通して、200mAの書き込み
電流が形成される。
一方、ワード線は、Ｘアドレスがすべてハイレ
ベルとなつて、マルチエミツタトランジスタQ1
のすべてのエミツタ・ベースが逆バイアスされる
結果、トランジスタQ1のベースからコレクタに
向つて電流が流れ、トランジスタQ2をオンさせ
る。このときのトランジスタQ2のコレクタに
は、書き込み電圧によりオンしたツエーナーダイ
オードDzを介して、高電圧が供給されるため、
コレクタ電流は、抵抗R2による電流制限作を受
けることなく、しかも高電圧が印加されることに
より、大きな電流とすることができる。したがつ
て、エミツタ電流も大きくなるため、出力トラン
ジスタQ3に200mA程度を流すに必要な入力ベー
ス電流を供給できることとなり、トランジスタ
Q2，Q3の占有面積を大きくする必要がなくな
り、集積密度の向上が図られる。
ベルとなつて、マルチエミツタトランジスタQ1
のすべてのエミツタ・ベースが逆バイアスされる
結果、トランジスタQ1のベースからコレクタに
向つて電流が流れ、トランジスタQ2をオンさせ
る。このときのトランジスタQ2のコレクタに
は、書き込み電圧によりオンしたツエーナーダイ
オードDzを介して、高電圧が供給されるため、
コレクタ電流は、抵抗R2による電流制限作を受
けることなく、しかも高電圧が印加されることに
より、大きな電流とすることができる。したがつ
て、エミツタ電流も大きくなるため、出力トラン
ジスタQ3に200mA程度を流すに必要な入力ベー
ス電流を供給できることとなり、トランジスタ
Q2，Q3の占有面積を大きくする必要がなくな
り、集積密度の向上が図られる。
上記大電流を流すことにより、メモリマトリツ
クスを構成するトランジスタQ10は、ベース・エ
ミツタ接合破壊を生じ、デイジツト線Ｄからワー
ド線Ｗに向うダイオードとして作用することとな
る。
クスを構成するトランジスタQ10は、ベース・エ
ミツタ接合破壊を生じ、デイジツト線Ｄからワー
ド線Ｗに向うダイオードとして作用することとな
る。
なお、このとき、ワード線駆動回路１における
逆流防止用ダイオードD1により、書き込み高電
圧が印加された出力端子OUTから電源電圧端子
Vccに電流が流れ込むことはない。同様に、読み
出し用デイジツト線駆動回路２Rに向う書き込み
電流もダイオードD4により阻止されるものであ
る。
逆流防止用ダイオードD1により、書き込み高電
圧が印加された出力端子OUTから電源電圧端子
Vccに電流が流れ込むことはない。同様に、読み
出し用デイジツト線駆動回路２Rに向う書き込み
電流もダイオードD4により阻止されるものであ
る。
次に、読み出し動作は、次のようにしてなされ
る。
る。
Ｘアドレス情報により、ワード線駆動回路１の
トランジスタQ2が、上記同様にオンする。この
ときのトランジスタQ2の出力電流は、ツエナー
ダイオードDzがオフしているので（出力端子に
は高電圧が印加されないため）、抵抗R1，R2で設
定された読み出しに必要な小さな電流となる。す
なわち、出力トランジスタQ3に流れる読み出し
電流（1mA程度）を形成するための小電流を得
るものである。
トランジスタQ2が、上記同様にオンする。この
ときのトランジスタQ2の出力電流は、ツエナー
ダイオードDzがオフしているので（出力端子に
は高電圧が印加されないため）、抵抗R1，R2で設
定された読み出しに必要な小さな電流となる。す
なわち、出力トランジスタQ3に流れる読み出し
電流（1mA程度）を形成するための小電流を得
るものである。
一方、Ｙアドレス情報により、デコーダ用ダイ
オードがすべてオフすると、デイジツト線Ｄに抵
抗R6を介して電流が供給され、メモリマトリツ
クスのトランジスタQ10がオン（上述の書き込み
がなされているもの）していれば、このトランジ
スタQ10を介してトランジスタQ3に電流が流れデ
イジツト線がローレベルとなるため、トランジス
タQ8，Q9を介してローレベルが出力され、上記
メモリマトリツクスのトランジスタQ10がオフし
ていれば、デイジツト線Ｄがハイレベルとなり、
トランジスタQ8，Q9を介してハイレベルが出力
される。
オードがすべてオフすると、デイジツト線Ｄに抵
抗R6を介して電流が供給され、メモリマトリツ
クスのトランジスタQ10がオン（上述の書き込み
がなされているもの）していれば、このトランジ
スタQ10を介してトランジスタQ3に電流が流れデ
イジツト線がローレベルとなるため、トランジス
タQ8，Q9を介してローレベルが出力され、上記
メモリマトリツクスのトランジスタQ10がオフし
ていれば、デイジツト線Ｄがハイレベルとなり、
トランジスタQ8，Q9を介してハイレベルが出力
される。
４は、この読み出しレベルを増幅するアンプで
ある。この読み出し出力がローレベルのときに、
トランジスタQ2のコレクタから出力端子OUTに
向つて電流が流れ込むのを防止するために、ツエ
ナーダイオードDzには逆流防止用ダイオードD2
が設けられている。
ある。この読み出し出力がローレベルのときに、
トランジスタQ2のコレクタから出力端子OUTに
向つて電流が流れ込むのを防止するために、ツエ
ナーダイオードDzには逆流防止用ダイオードD2
が設けられている。
以上説明したような実施例回路によれば、例え
ば、4Kビツトのメモリマトリツクスを構成する
場合、64個のワード線駆動回路を必要とするもの
であることより、上述のように、トランジスタの
占有面積及び個数を少なくできるため、大幅な集
積密度の向上が図られる。
ば、4Kビツトのメモリマトリツクスを構成する
場合、64個のワード線駆動回路を必要とするもの
であることより、上述のように、トランジスタの
占有面積及び個数を少なくできるため、大幅な集
積密度の向上が図られる。
そして、書き込み時の大電流は、書き込み高電
圧を利用するものであるため、トランジスタ
Q1，Q2の電流設定は、読み出し時の小電流を想
定して設定することができることとなり、低消費
電力化が図られる。すなわち、従来の回路におい
ては、読み出し電流として、マトリツクストラン
ジスタQ10に流れる電流は、読み出し用デイジツ
ト線駆動回路２Rで決定される小電流となるた
め、ワード線駆動出力トランジスタQ3には、上
記小電流しか流れないが、その入力回路であるト
ランジスタQ1〜Q2′には、上記大電流を得るべく
設定された大きな電流が流れることとなるに対
し、この実施例回路においては、この不必要な電
流を削減することができることより、低消費電力
化が図られるのである。
圧を利用するものであるため、トランジスタ
Q1，Q2の電流設定は、読み出し時の小電流を想
定して設定することができることとなり、低消費
電力化が図られる。すなわち、従来の回路におい
ては、読み出し電流として、マトリツクストラン
ジスタQ10に流れる電流は、読み出し用デイジツ
ト線駆動回路２Rで決定される小電流となるた
め、ワード線駆動出力トランジスタQ3には、上
記小電流しか流れないが、その入力回路であるト
ランジスタQ1〜Q2′には、上記大電流を得るべく
設定された大きな電流が流れることとなるに対
し、この実施例回路においては、この不必要な電
流を削減することができることより、低消費電力
化が図られるのである。
この発明は、前記実施例に限定されず、ワード
線駆動回路を構成するデコーダ回路は、ダイオー
ド等に置き換えるものであつてもよい。また、必
要であれば、ツエナーダイオードに直列に抵抗を
設けるものであつてもよい。さらに、他のデイジ
ツト線駆動回路は、種々変形できるものである。
線駆動回路を構成するデコーダ回路は、ダイオー
ド等に置き換えるものであつてもよい。また、必
要であれば、ツエナーダイオードに直列に抵抗を
設けるものであつてもよい。さらに、他のデイジ
ツト線駆動回路は、種々変形できるものである。
第１図は、この発明の一実施例を示す回路図、
第２図は、従来技術の一例を示す回路図である。 １……ワード線駆動回路、２W……書き込み用
デイジツト線駆動回路、２R……読み出し用デイ
ジツト線駆動回路、３……マトリツクス部、４…
…読み出しアンプ。
第２図は、従来技術の一例を示す回路図である。 １……ワード線駆動回路、２W……書き込み用
デイジツト線駆動回路、２R……読み出し用デイ
ジツト線駆動回路、３……マトリツクス部、４…
…読み出しアンプ。
Claims (1)
- 【特許請求の範囲】 １ ワード線Ｗとデイジツト線Ｄとの交差点に記
憶素子Q10が設けられ、該ワード線１に接続され
るとともに電源電圧Vccが印加されるワード線駆
動回路１と、該デイジツト線Ｄに接続されるとと
もに該電源電圧Vccが印加されるデイジツト線書
き込み・読み出し用駆動回路２Ｗ，２Ｒとを具備
し、上記記憶素子Q10への情報の書き込みに際し
て高電圧を少なくとも上記ワード線駆動回路１と
上記デイジツト線書き込み・読み出し用駆動回路
２Ｗ，２Ｒの書き込み回路部分２Ｗとに供給する
ことを特徴とするＰ−ROM。 ２ 上記ワード線駆動回路１は、アドレスデコー
ダ出力が供給されるベースと、抵抗素子が結合さ
れたエミツタを持つワード線駆動用入力トランジ
スタQ2と、該ワード線駆動用入力トランジスタ
Q2のエミツタ出力を入力とするワード線駆動用
出力トランジスタQ3とを含み、上記ワード線駆
動用出力トランジスタQ3のコレクタは上記ワー
ド線Ｗに接続され、情報の書き込みに際して上記
高電圧が上記ワード線駆動用入力トランジスタ
Q2のコレクタに供給されることを特徴とする特
許請求の範囲第１項記載のＰ−ROM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3555078A JPS54128231A (en) | 1978-03-29 | 1978-03-29 | Junction breakdown type p-rom |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3555078A JPS54128231A (en) | 1978-03-29 | 1978-03-29 | Junction breakdown type p-rom |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54128231A JPS54128231A (en) | 1979-10-04 |
| JPS6129078B2 true JPS6129078B2 (ja) | 1986-07-04 |
Family
ID=12444825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3555078A Granted JPS54128231A (en) | 1978-03-29 | 1978-03-29 | Junction breakdown type p-rom |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54128231A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5667964A (en) * | 1979-11-08 | 1981-06-08 | Nec Corp | Integrated circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5148944A (en) * | 1974-10-24 | 1976-04-27 | Nippon Electric Co | Puroguramaburu rom handotaishusekikairo |
-
1978
- 1978-03-29 JP JP3555078A patent/JPS54128231A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54128231A (en) | 1979-10-04 |
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