JPS6138866B2 - - Google Patents
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- Publication number
- JPS6138866B2 JPS6138866B2 JP54091967A JP9196779A JPS6138866B2 JP S6138866 B2 JPS6138866 B2 JP S6138866B2 JP 54091967 A JP54091967 A JP 54091967A JP 9196779 A JP9196779 A JP 9196779A JP S6138866 B2 JPS6138866 B2 JP S6138866B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- semiconductor layer
- drain
- substrate
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置詳しくはフローテイング
状態の基板に電荷を注入し、その基板バイアス効
果を利用するSOS MOS FET構造の半導体記憶
素子に関する。
状態の基板に電荷を注入し、その基板バイアス効
果を利用するSOS MOS FET構造の半導体記憶
素子に関する。
サフアイヤ等の絶縁基板上に島状のシリコン半
導体層を形成し、該シリコン層にMOS FETを構
成した第１図に示す如き素子が大容量高集積度が
要求される半導体記憶装置の記憶（メモリ）セル
として提案されている。この図で１０はサフアイ
ヤ基板、１２は該基板上に島状に形成した低不純
物濃度ｐ型シリコン層、１４はシリコン層上に形
成したゲート絶縁膜、１６は更にその上に形成し
た多結晶シリコンゲート電極、１８，２０はフロ
ーテイング状態のシリコン基板１２に形成した
n+型のソース、ドレイン領域であり、これらが
ｎチヤンネルシリコンゲートのMOS電界効果ト
ランジスタ（FET）を構成する。このMOS
FET素子では、ゲート電極１６に正電圧を加え
てゲート酸化膜１４の下部基板表面部分にｎ反転
層即ちチヤンネルを作り、ソース、ドレイン１
８，２０間に電圧を加えて電流を流しておいてゲ
ート電極１６に印加されていた上記正電圧を急激
に零にすると、当然チヤンネルは消滅し電流は遮
断されるが、このとき該チヤンネルを流れていた
電荷、こゝでは電子は基板１２内へ注入される。
これをチヤージポンピング現象と称する。このチ
ヤージポンプの現象で基板２内へ注入さた電子は
基板１２中の正孔（ホール）と再結合して消滅す
るがこの結果基板１２内ホール数は減少し（この
素子では基板濃度は1016〔個／cm3〕以上の比較的
濃いものを使う）ソース、ドレイン１８，２０接
合部の空乏層が拡大し、基板１２の電位は負側へ
低減する。基板が負になるとこのMOS FETのし
きい値電圧Ｖthはエンハンスメント側へドライブ
される。従つてソースドレイン間に電圧を加えて
流れる電流をみると、チヤージポンプが行なわれ
た場合は（例えば情報“１”を書込んだ、とす
る）行なわれない場合（例えば情報“０”を書込
んだ、とする）よりドレイン電流が小になり、こ
の電流の大小で当該MOS EETの記憶内容の
“１”、“０”を知ることができる。記憶内容を消
去するにはアバランシエブレークダウンを利用す
る。即ち読出しはドレイン２０に＋5V程度を加
えて行なうが、消去にはこれを＋16V程度に高
め、ドレイン近傍でアバランシエブレークダウン
を生じさせる。この結果電子、ホール対が発生
し、電子は正電位のドレインに吸収され、ホール
が基板１２内に注入され、負に帯電していた基板
１２を零電位へ戻す。ホールが基板に過剰に注入
されると基板は正電位になるが、これは基板とソ
ースとが作るpn接合を順バイアスし、ホールは
零電位のソースへ流出してしまう。従つて基板へ
のホールの過剰注入はない。この記憶素子の詳細
は特開昭54−5635号公報、1978 IEEE IEDM
Extended Abstracts 146などに開示されてい
る。
導体層を形成し、該シリコン層にMOS FETを構
成した第１図に示す如き素子が大容量高集積度が
要求される半導体記憶装置の記憶（メモリ）セル
として提案されている。この図で１０はサフアイ
ヤ基板、１２は該基板上に島状に形成した低不純
物濃度ｐ型シリコン層、１４はシリコン層上に形
成したゲート絶縁膜、１６は更にその上に形成し
た多結晶シリコンゲート電極、１８，２０はフロ
ーテイング状態のシリコン基板１２に形成した
n+型のソース、ドレイン領域であり、これらが
ｎチヤンネルシリコンゲートのMOS電界効果ト
ランジスタ（FET）を構成する。このMOS
FET素子では、ゲート電極１６に正電圧を加え
てゲート酸化膜１４の下部基板表面部分にｎ反転
層即ちチヤンネルを作り、ソース、ドレイン１
８，２０間に電圧を加えて電流を流しておいてゲ
ート電極１６に印加されていた上記正電圧を急激
に零にすると、当然チヤンネルは消滅し電流は遮
断されるが、このとき該チヤンネルを流れていた
電荷、こゝでは電子は基板１２内へ注入される。
これをチヤージポンピング現象と称する。このチ
ヤージポンプの現象で基板２内へ注入さた電子は
基板１２中の正孔（ホール）と再結合して消滅す
るがこの結果基板１２内ホール数は減少し（この
素子では基板濃度は1016〔個／cm3〕以上の比較的
濃いものを使う）ソース、ドレイン１８，２０接
合部の空乏層が拡大し、基板１２の電位は負側へ
低減する。基板が負になるとこのMOS FETのし
きい値電圧Ｖthはエンハンスメント側へドライブ
される。従つてソースドレイン間に電圧を加えて
流れる電流をみると、チヤージポンプが行なわれ
た場合は（例えば情報“１”を書込んだ、とす
る）行なわれない場合（例えば情報“０”を書込
んだ、とする）よりドレイン電流が小になり、こ
の電流の大小で当該MOS EETの記憶内容の
“１”、“０”を知ることができる。記憶内容を消
去するにはアバランシエブレークダウンを利用す
る。即ち読出しはドレイン２０に＋5V程度を加
えて行なうが、消去にはこれを＋16V程度に高
め、ドレイン近傍でアバランシエブレークダウン
を生じさせる。この結果電子、ホール対が発生
し、電子は正電位のドレインに吸収され、ホール
が基板１２内に注入され、負に帯電していた基板
１２を零電位へ戻す。ホールが基板に過剰に注入
されると基板は正電位になるが、これは基板とソ
ースとが作るpn接合を順バイアスし、ホールは
零電位のソースへ流出してしまう。従つて基板へ
のホールの過剰注入はない。この記憶素子の詳細
は特開昭54−5635号公報、1978 IEEE IEDM
Extended Abstracts 146などに開示されてい
る。
基板１２内へ注入された電荷は、第２図に示す
ようにゲート容量Coxと、ソース、ドレインと基
板との接合容量ＣJに蓄えられると考えられる。
等価回路的にはこの基板１２とソース、ドレイン
１８，２０が作る容量ＣJには並列に該基板とソ
ースドレインが作るpn接合（ダイオードで示
す）Ｄが入つており、またSOS構造素子の半導体
層は欠陥が多いので更に低抗Ｒがこれらに並列に
付くことになる。抵抗Ｒにより電荷は放電されて
しまい、この放電の時定数τ０はτ０＝（Cox＋
2CJ）・Ｒ／２であつて、具体的にはエピタキシヤル成 長層１２が１〔μ〕程度の場合100〔μＳ〕程度
である。つまりこの記憶素子は記憶時間が時定数
で言つて100〔μＳ〕程度と短かく、短周期でリ
フレツシユを行なう必要がある。
ようにゲート容量Coxと、ソース、ドレインと基
板との接合容量ＣJに蓄えられると考えられる。
等価回路的にはこの基板１２とソース、ドレイン
１８，２０が作る容量ＣJには並列に該基板とソ
ースドレインが作るpn接合（ダイオードで示
す）Ｄが入つており、またSOS構造素子の半導体
層は欠陥が多いので更に低抗Ｒがこれらに並列に
付くことになる。抵抗Ｒにより電荷は放電されて
しまい、この放電の時定数τ０はτ０＝（Cox＋
2CJ）・Ｒ／２であつて、具体的にはエピタキシヤル成 長層１２が１〔μ〕程度の場合100〔μＳ〕程度
である。つまりこの記憶素子は記憶時間が時定数
で言つて100〔μＳ〕程度と短かく、短周期でリ
フレツシユを行なう必要がある。
本発明はかゝる点を改善し書込み電荷の長時間
保持を可能にしようとするものであり、その特徴
とする所は絶縁基板上にエピタキシヤル成長され
た島状の一導電型半導体層に反対導電型ソース、
ドレイン領域を互いに離隔して形成し、該ソー
ス、ドレイン領域間の半導体層上に絶縁膜を介し
てゲート電極を被着して構成された電界効果トラ
ンジスタの、ソース、ドレインを通して電流を流
しかつゲート電圧によりこれを遮断して前記半導
体層にキヤリヤの注入を行ない、このキヤリヤ注
入で変化した半導体層電位により該トランジスタ
のしきい値電圧を変え、ソース、ドレイン間に電
流を流してこのしきい値電圧変化を検知して記憶
情報の読取りを行なう半導体装置において、該半
導体層の厚みを３〔μｍ〕以上に選定した点にあ
る。
保持を可能にしようとするものであり、その特徴
とする所は絶縁基板上にエピタキシヤル成長され
た島状の一導電型半導体層に反対導電型ソース、
ドレイン領域を互いに離隔して形成し、該ソー
ス、ドレイン領域間の半導体層上に絶縁膜を介し
てゲート電極を被着して構成された電界効果トラ
ンジスタの、ソース、ドレインを通して電流を流
しかつゲート電圧によりこれを遮断して前記半導
体層にキヤリヤの注入を行ない、このキヤリヤ注
入で変化した半導体層電位により該トランジスタ
のしきい値電圧を変え、ソース、ドレイン間に電
流を流してこのしきい値電圧変化を検知して記憶
情報の読取りを行なう半導体装置において、該半
導体層の厚みを３〔μｍ〕以上に選定した点にあ
る。
時定数を大にするには前記式より明らかなよう
にゲート容量Coxを大にする、ソースドレイン接
合容量ＣJを大にする、あるいは漏洩抵抗Ｒを大
にすることが考えられる。しかしゲート容量Cox
については、これはゲート絶縁膜１４の厚みを薄
くする、ゲート電極面積を大にすることにより大
にし得るが、ゲート絶縁膜１４の厚みは200〜300
〔Å〕程度が限度でこれ以上薄くすることは絶縁
耐圧等の点で不可能であり、また面積は集積度に
響くのでこれを大にすることは得策でない。ソー
ス、ドレイン接合容量も同様で、ソース及びドレ
イン面積を大にすると集積度が下つてしまう。そ
こで好ましい方法は漏洩抵抗Ｒを大にすることで
ある。
にゲート容量Coxを大にする、ソースドレイン接
合容量ＣJを大にする、あるいは漏洩抵抗Ｒを大
にすることが考えられる。しかしゲート容量Cox
については、これはゲート絶縁膜１４の厚みを薄
くする、ゲート電極面積を大にすることにより大
にし得るが、ゲート絶縁膜１４の厚みは200〜300
〔Å〕程度が限度でこれ以上薄くすることは絶縁
耐圧等の点で不可能であり、また面積は集積度に
響くのでこれを大にすることは得策でない。ソー
ス、ドレイン接合容量も同様で、ソース及びドレ
イン面積を大にすると集積度が下つてしまう。そ
こで好ましい方法は漏洩抵抗Ｒを大にすることで
ある。
かゝる漏洩抵抗Ｒはソース、ドレイン部分の空
乏層中のジエネレーシヨンカレントに対応するも
のであり、結晶欠陥が多ければキヤリヤのライフ
タイムは短かく該電流は大、抵抗Ｒは小となる。
SOS構造では半導体層のサフアイヤ基板に近い部
分ほど結晶性が悪く、遠ざかる程これが良くな
る。SOS素止では半導体層の厚みは従来は1.0
〔μｍ〕、現在では0.6〔μｍ〕が標準であるが、
この程度であるとソース、ドレイン拡散層の深さ
が0.3〔μｍ〕、空乏層１８ａ，２０ａの深さが
0.5〔μｍ〕とすると、空乏層は結晶性の悪いサ
フアイヤ基板表面近傍部分にまで延びライフタイ
ムムが短くなる。
乏層中のジエネレーシヨンカレントに対応するも
のであり、結晶欠陥が多ければキヤリヤのライフ
タイムは短かく該電流は大、抵抗Ｒは小となる。
SOS構造では半導体層のサフアイヤ基板に近い部
分ほど結晶性が悪く、遠ざかる程これが良くな
る。SOS素止では半導体層の厚みは従来は1.0
〔μｍ〕、現在では0.6〔μｍ〕が標準であるが、
この程度であるとソース、ドレイン拡散層の深さ
が0.3〔μｍ〕、空乏層１８ａ，２０ａの深さが
0.5〔μｍ〕とすると、空乏層は結晶性の悪いサ
フアイヤ基板表面近傍部分にまで延びライフタイ
ムムが短くなる。
そこで本発明ではシリコン層１２の厚みを３
〔μｍ〕以上とする。このようにするとライフタ
イムは指数関数的に改善され、シリコン層の厚み
が１〔μｍ〕のとき１〔ｎ sec〕程度であるの
に対し、３〔μｍ〕ではこれが100〔ｎ sec〕程
度となり、２桁程改善される。
〔μｍ〕以上とする。このようにするとライフタ
イムは指数関数的に改善され、シリコン層の厚み
が１〔μｍ〕のとき１〔ｎ sec〕程度であるの
に対し、３〔μｍ〕ではこれが100〔ｎ sec〕程
度となり、２桁程改善される。
また漏洩電流の抑制は素子を低温動作させるこ
とによつても可能である。即ち漏洩電流ＪRは ＪR≒ｑｎｉＷ／τｅ ∝ｎi∝exp（−Ｅｇ／２ｋＴ） で表わされる。こゝでｑは電子の電荷、ｎiは真
性半導体のキヤリヤ濃度、Ｗは空乏層幅、τeは
実効ライフタイム、Egは禁制帯の幅、ｋはボル
ツマン定数、Ｔは絶対温度である。この式から明
らかなように温度Ｔを下げる（小にする）とキヤ
リヤ濃度ｎiが下がり、電流ＪRが小になる。容易
に入手できる液体窒素で冷却すると90〔〓〕以下
にすることは簡単であり、これにより常温（300
〔〓〕）の時の電流ＪR′に対する90〔〓〕に冷却し
たときの電流ＪRはＪR／ＪR′≒２×10-22とな
り、殆んど無視し得る値になる。
とによつても可能である。即ち漏洩電流ＪRは ＪR≒ｑｎｉＷ／τｅ ∝ｎi∝exp（−Ｅｇ／２ｋＴ） で表わされる。こゝでｑは電子の電荷、ｎiは真
性半導体のキヤリヤ濃度、Ｗは空乏層幅、τeは
実効ライフタイム、Egは禁制帯の幅、ｋはボル
ツマン定数、Ｔは絶対温度である。この式から明
らかなように温度Ｔを下げる（小にする）とキヤ
リヤ濃度ｎiが下がり、電流ＪRが小になる。容易
に入手できる液体窒素で冷却すると90〔〓〕以下
にすることは簡単であり、これにより常温（300
〔〓〕）の時の電流ＪR′に対する90〔〓〕に冷却し
たときの電流ＪRはＪR／ＪR′≒２×10-22とな
り、殆んど無視し得る値になる。
以上説明したように、本発明によれば、フロー
テイング基板へのキヤリヤ注入型メモリ素子のラ
イフタイムを長くすることができ、リフレツシユ
周期を大にすることができる利点が得られる。
テイング基板へのキヤリヤ注入型メモリ素子のラ
イフタイムを長くすることができ、リフレツシユ
周期を大にすることができる利点が得られる。
第１図は本発明を対象とするメモリ素子の構造
を示す断面図、第２図はその等価回路図である。 図面で１０はサフアイヤ基板、１２はシリコン
層、１８，２０はソース、ドレイン領域、１４は
絶縁膜、１６はゲート電極である。
を示す断面図、第２図はその等価回路図である。 図面で１０はサフアイヤ基板、１２はシリコン
層、１８，２０はソース、ドレイン領域、１４は
絶縁膜、１６はゲート電極である。
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板上にエピタキシヤル成長された島状
の一導電型半導体層に反対導電型ソース、ドレイ
ン領域を互いに離隔して形成し、該ソース、ドレ
イン領域間の半導体層上に絶縁膜を介してゲート
電極を被着して構成された電界効果トランジスタ
の、ソース、ドレインを通して電流を流しかつゲ
ート電圧によりこれを遮断して前記半導体層にキ
ヤリヤの注入を行ない、このキヤリヤ注入で変化
した半導体層電位により該トランジスタのしきい
値電圧を変え、ソース、ドレイン間に電流を流し
てこのしきい値電圧変化を検知して記憶情報の読
取りを行なう半導体装置において、該半導体層の
厚みを３〔μｍ〕以上に選定したことを特徴とす
る半導体装置。 ２ 90〔〓〕以下の温度で動作するようにしてな
ることを特徴とする特許請求の範囲第１項に記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9196779A JPS5615062A (en) | 1979-07-19 | 1979-07-19 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9196779A JPS5615062A (en) | 1979-07-19 | 1979-07-19 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5615062A JPS5615062A (en) | 1981-02-13 |
| JPS6138866B2 true JPS6138866B2 (ja) | 1986-09-01 |
Family
ID=14041306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9196779A Granted JPS5615062A (en) | 1979-07-19 | 1979-07-19 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5615062A (ja) |
-
1979
- 1979-07-19 JP JP9196779A patent/JPS5615062A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5615062A (en) | 1981-02-13 |
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