JPS6140142B2 - - Google Patents
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- JPS6140142B2 JPS6140142B2 JP14835980A JP14835980A JPS6140142B2 JP S6140142 B2 JPS6140142 B2 JP S6140142B2 JP 14835980 A JP14835980 A JP 14835980A JP 14835980 A JP14835980 A JP 14835980A JP S6140142 B2 JPS6140142 B2 JP S6140142B2
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- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
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- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
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- Fuses (AREA)
Description
【発明の詳細な説明】
本発明は、多結晶シリコンをヒユーズ材として
用いたヒユーズ溶断形半導体装置に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a fuse blowing type semiconductor device using polycrystalline silicon as a fuse material.
バイポーラ（Bipolar）型のプログラマブル・
リード・オンリー・メモリ（以下PROMと記す）
は、高速動作が可能なために、マイクロコンピユ
ータ、ミニコンピユータのマイクロプログラムの
蓄積用に使われ、高速処理を実現するための最も
適したメモリーとして活発に開発が行なわれてい
る。Bipolar PROMのメモリーセル方式として
は、接合破壊型とヒユーズ溶断型の主に二種類が
あり、各メーカーの独自の技術によりそれぞれメ
モリ・デバイスが実用化されている。接合破壊型
セルは、NPNトランジスタ（TR）のエミツタ・
ベース（Ｅ・Ｂ）接合をアルミニウムのマイグレ
ーシヨンにより短絡し、情報を書き込むために、
大電流をＥ・Ｂ間に流す必要があること、その為
にデコーダ回路の設計が厳しく、プログラム用と
リード用の別々のデコーダ回路が要求されるこ
と、セル間の奇生PNP TRによる誤書き込みが起
るために金拡散、チヤネル・ストツパー又は分離
等のプロセスが必要であることなどの欠点があ
る。一方ヒユーズ溶断型のセルは、ヒユーズを形
成するための付加プロセス工程が必要なこと、ヒ
ユーズ幅、ヒユーズ膜厚をそろえ抵抗値を一定に
して書込み特性をそろえるためのヒユーズの加工
及び膜質を制御することなどプロセス的に難点が
ある。更に、ヒユーズ型は、抵抗値が高く書き込
み時に高い印加電圧が必要とされる。これは、時
に多結晶シリコン又はアモハフアスシリコンをヒ
ユーズ材として用いる場合に問題となるが、近
年、多結晶シリコン上にPtやMoを定着し、金属
シリサイド化することによりヒユーズ抵抗を著し
く低下させることが出来るようになつた。 Bipolar type programmable
Read-only memory (hereinafter referred to as PROM)
Because it is capable of high-speed operation, it is used for storing microprograms in microcomputers and minicomputers, and is being actively developed as the most suitable memory for realizing high-speed processing. There are two main types of Bipolar PROM memory cell systems: junction breakdown type and fuse blowing type, and each manufacturer's unique technology has put each memory device into practical use. A junction breakdown cell is an NPN transistor (TR) emitter.
In order to short-circuit the base (E/B) junction by aluminum migration and write information,
It is necessary to flow a large current between E and B, the design of the decoder circuit is strict for this purpose, and separate decoder circuits are required for programming and reading, and erroneous writing due to unusual PNP TR between cells Disadvantages include the need for processes such as gold diffusion, channel stoppers, or separation for gold to occur. On the other hand, fuse-blown cells require an additional process step to form the fuse, and the process and film quality of the fuse must be controlled in order to make the fuse width and film thickness uniform, maintain a constant resistance value, and uniform write characteristics. There are some difficulties in the process. Furthermore, the fuse type has a high resistance value and requires a high applied voltage during writing. This sometimes becomes a problem when polycrystalline silicon or amorphous silicon is used as a fuse material, but in recent years, fuse resistance has been significantly reduced by fixing Pt or Mo on polycrystalline silicon and turning it into metal silicide. Now I can do it.
しかし、逆にヒユーズ抵抗が非常に低くなつた
場合、エミツタフオロアー形のセル構造でコレク
タ電位を上昇させプログラムする形式のセルにお
いては、プログラム時のコレクタ電位が非常に低
くてもヒユーズを溶断することが可能となり、リ
ード時の5Vコレクタ電位でもノイズ等により過
電流が流れ、溶断する危険性がでてくる。 However, if the fuse resistance becomes very low, the emitter follower cell structure will cause the fuse to blow even if the collector potential is very low during programming. Even with a collector potential of 5V when leading, there is a risk of overcurrent flowing due to noise etc., resulting in a meltdown.
次に図面を用いて詳細に説明する。第１図に
NPN TRのエミツタにヒユーズを接続するエミ
ツタ・フオロアー形メモリ・セルを示す。第１図
において、書き込み動作は、次のように行われ
る。今T11のセルが選択された場合、つまり、ワ
ード線W1は“High”レベルに、ビツト線B1は
“Low”レベルにセツトされ、T11のNPN TRのみ
が“ON”し、電源電圧VccよりヒユーズF11に電
流が流れるようになる。この状態でVccを書き込
み電圧Vpまで上げると、ワード線に流れるベー
ス電流ＩBも増加し（図にはその回路は示してい
ない。）ヒユーズF11を流れる電流ＩFが急激に増
加し、ヒユーズを溶断する。この場合、ヒユーズ
F11間に印加される電圧ＶRFを、第２図を用いて
計算する。第２図においてQ1，Q2，Q3は周辺回
路の等価TR，Rcはシリーズ抵抗、ＶFは各TRの
EB間電圧、ＶcEはQ2のＣ・Ｅ間電圧、ＶcE(S)は
Q3のＣ・Ｅ間電圧である。第２図よりVp2VF
＋ＶRF＋ＶcE′＋ＶcE(S)
∴ＶRFVp−（2VF＋ＶcE′＋ＶcE(S)）
ここでＶF＝0.8 ＶcE′＝0.3 ＶcE(S)＝0.2を代
入するとＶRF＝Vp−（２×0.8＋0.3＋0.2）＝Vp−
2.1となる。ＶRF＝ＲF11（ＩB＋ＩF）であり、例
えば、多結晶シリコンヒユーズの抵抗値を250
Ω、ヒユーズの溶断に必要な電流（ＩF＋ＩB）を
40ｍＡとすると、ＶRF10Vとなる。従つてVcc
はプログラム時にVp＝12.1Vに上げる必要があ
る。この時のヒユーズでの消費電力ＷFは
ＷF＝（ＩF＋ＩB）2R＝0.042＝0.4W
となる。第２図に示すようなプログラム回路にお
いて、ヒユーズの抵抗を金属シリサイド化するこ
とにより約１桁小さくなつたとし、Ｒ＝25Ωとす
ると、プログラム電圧Vpがいくらに低下するか
を、溶断のためのヒユーズでの消費電力を一定と
設定して計算すると
ＷF＝0.4（ｗ）＝（ＩF＋ＩB）2R
＝（ＩF＋ＩB）225（Ω）
∴ＩF＋ＩB126ｍＡ
∴Vp＝0.126×25＋2.1＝5.26（Ｖ）
のようになり、読み出し時の電源電圧5Vとほぼ
等しくなり、リード時にヒユーズが溶断する危険
性が出てくる。従つてヒユーズ全体を金属シリサ
イド化し、ヒユーズの抵抗値をあまり小さくする
ことは、上記点より素子形成上好ましくなく、ま
た、ヒユーズの形状を大きくする必要が出てくる
ため集積化上好ましくない。 Next, a detailed explanation will be given using the drawings. In Figure 1
An emitter-follower memory cell is shown with a fuse connected to the emitter of an NPN TR. In FIG. 1, a write operation is performed as follows. If the cell T11 is selected now, that is, the word line W1 is set to "High" level and the bit line B1 is set to "Low" level, only the NPN TR of T11 is turned "ON", and the power supply is turned off. Current begins to flow through fuse F11 from voltage Vcc. When Vcc is raised to the write voltage Vp in this state, the base current I B flowing through the word line also increases (the circuit is not shown in the figure), and the current I F flowing through the fuse F11 increases rapidly, causing the fuse fuse. In this case, the fuse
Calculate the voltage V RF applied across F 11 using FIG. In Figure 2, Q 1 , Q 2 , Q 3 are the equivalent TRs of the peripheral circuits, Rc is the series resistance, and V F is the equivalent TR of each TR.
The voltage between EB, V cE is the voltage between C and E of Q 2 , V cE(S) is
This is the voltage between C and E of Q3 . From Figure 2, Vp2V F
+V RF +V cE ′+V cE(S) ∴V RF Vp−(2V F +V cE ′+V cE(S) ) Here, by substituting V F =0.8 V cE ′=0.3 V cE(S) =0.2, V RF =Vp-(2×0.8+0.3+0.2)=Vp-
It becomes 2.1. V RF = R F11 (I B + I F ), and for example, if the resistance value of the polycrystalline silicon fuse is 250
Ω, the current required to blow the fuse (I F + I B )
If it is 40mA, V RF will be 10V. Therefore Vcc
needs to be raised to Vp=12.1V during programming. The power consumption W F in the fuse at this time is W F = ( IF + I B ) 2 R = 0.04 2 = 0.4 W. In the program circuit shown in Figure 2, if the resistance of the fuse is reduced by about one order of magnitude by metal silicide, and if R = 25Ω, then how much the program voltage Vp decreases can be calculated by Calculating by setting the power consumption at the fuse as constant, W F = 0.4 (w) = (I F + I B ) 2 R = (I F + I B ) 2 25 (Ω) ∴I F + I B 126mA ∴Vp= 0.126 x 25 + 2.1 = 5.26 (V), which is almost equal to the power supply voltage of 5V during reading, and there is a risk of the fuse blowing during reading. Therefore, making the entire fuse a metal silicide and reducing the resistance value of the fuse too much is not preferable from the viewpoint of element formation due to the above points, and is also not preferable from the viewpoint of integration since it becomes necessary to enlarge the shape of the fuse.
又、近年チツプ形状の大型化に伴い、チツプ上
に欠陥が発生する確率が高く、チツプの歩留を低
下させる一因となつていた。この解決手段とし
て、チツプ上の素子に冗長度を持たし不良セルが
発生すればヒユーズによつてしや断し、別のセル
で置きかえチツプ全体が不良となることを回避
し、チツプの歩留を向上させる不良救済半導体素
子がある。しかし、この素子で使用させるヒユー
ズも、メモリ・セルのヒユーズ同様、ヒユーズ全
体を金属シリサイド化し、ヒユーズの抵抗値をあ
まり小さくすると、素子動作時にヒユーズが溶断
する危険性がある。またヒユーズの形状を大きく
する必要が出てくるため集積化上好ましくない。 Furthermore, as chip shapes have become larger in recent years, there is a high probability that defects will occur on the chips, which has been a factor in reducing the yield of chips. As a solution to this problem, by providing redundancy in the elements on the chip, if a defective cell occurs, it can be blown by a fuse and replaced with another cell to avoid the entire chip becoming defective, thereby increasing the yield of the chip. There are defect relief semiconductor devices that improve the quality of semiconductor devices. However, like the fuse of a memory cell, the fuse used in this element is entirely made of metal silicide, and if the resistance value of the fuse is made too small, there is a risk that the fuse will blow out during operation of the element. Furthermore, it is necessary to increase the size of the fuse, which is not preferable in terms of integration.
本発明は、上記点に鑑みなされたもので、シリ
コンをヒユーズ材として用いるヒユーズ溶断形半
導体装置において、前記シリコンを一部金属シリ
サイド化することにより、シリコンをシリサイド
化した場合でも、ヒユーズ抵抗の著しい低下を防
止し、信頼性を向上させたヒユーズ溶断形半導体
装置を提供することを目的とするものである。 The present invention has been made in view of the above points, and in a fuse-blown semiconductor device using silicon as a fuse material, by partially converting the silicon into metal silicide, even when the silicon is silicided, the fuse resistance is significant. It is an object of the present invention to provide a fuse blowing type semiconductor device which prevents deterioration and improves reliability.
以下、図面を参照して本発明を実施例に基き詳
細に説明する。第３図は本発明によるヒユーズ形
状を示す概略平面図である。第３図ａにおいて
は、ヒユーズのバツド部３１を、金属シリサイド
化し、配線金属との接触性を良くし、かつ、パツ
ド部３１での抵抗性を下げるようにし構造であ
る。 Hereinafter, the present invention will be described in detail based on embodiments with reference to the drawings. FIG. 3 is a schematic plan view showing the fuse shape according to the present invention. In FIG. 3a, the butt part 31 of the fuse is made of metal silicide to improve contact with the wiring metal and to lower the resistance at the pad part 31.
又、逆に第３図ｂに示すように、多結晶シリコ
ンの場合の狭小部３３のみ金属シリサイド化し、
幅広のパツド部３４を多結晶シリコンで残す構造
も可能である。この場合には、金属シリサイド部
分よりも多結晶シリコンの方が熱伝導が悪いた
め、熱の逃げが少く、ヒユーズ部での熱の蓄積が
容易に起る。ヒユーズの抵抗値に関してはパツド
部３４の抵抗が、主にきいてくるため、著しい低
下はない。 Conversely, as shown in FIG. 3b, only the narrow portion 33 in the case of polycrystalline silicon is turned into metal silicide,
A structure in which the wide pad portion 34 is made of polycrystalline silicon is also possible. In this case, since the polycrystalline silicon has poorer thermal conductivity than the metal silicide portion, less heat escapes, and heat can easily accumulate in the fuse portion. Regarding the resistance value of the fuse, since the resistance of the pad portion 34 is mainly affected, there is no significant decrease.
上記ヒユーズの構造は、例えば、白金シリサイ
ドを用いたシヨツトキーダイオードを形成する時
に、白金を電子線蒸着法を用いて蒸着するが、こ
の時、第３図多結晶シリコン部あるいはアモルフ
アスシリコン部３２，３４のみにSiO2膜を残存
させることにより白金蒸着のマスクとし第３図の
構造が容易に実現することができる。更に本発明
においては、多結晶シリコンあるいはアモルフア
スシリコン自体の抵抗を下げるためにヒユーズ全
体に不純物を高濃度に添加することも、有効であ
る。これは、無添加多結晶シリコンあるいはアモ
ルフアスシリコンにイオン注入法を用いて不純物
を添加したり、又不純物を含むガラスを拡散源と
して拡散することも可能である。更に当初より不
純物を高濃度に含む多結晶シリコンあるいはアモ
ルフアスシリコンを用いることも当然のことなが
ら可能である。 The structure of the above fuse is, for example, when forming a Schottky diode using platinum silicide, platinum is deposited using an electron beam evaporation method. By leaving the SiO 2 film only on 32 and 34, the structure shown in FIG. 3 can be easily realized as a mask for platinum deposition. Furthermore, in the present invention, it is also effective to add impurities to the entire fuse at a high concentration in order to lower the resistance of polycrystalline silicon or amorphous silicon itself. This can be done by adding impurities to undoped polycrystalline silicon or amorphous silicon using ion implantation, or by using glass containing impurities as a diffusion source. Furthermore, it is of course possible to use polycrystalline silicon or amorphous silicon that contains impurities at a high concentration from the beginning.
また本発明のヒユーズ構造は、第１図、第２図
で説明したように、エミツタフオロアー形メモリ
ーや第４図に示すようなコレクタ負荷抵抗形メモ
リーのヒユーズ構造として用いる場合、ヒユーズ
間に加わる電圧が、セル・トランジスタのシリー
ズ抵抗の影響を受けにくいため、ヒユーズ溶断が
安定してでき、特に有効である。 Furthermore, as explained in FIGS. 1 and 2, when the fuse structure of the present invention is used as a fuse structure for an emitter follower type memory or a collector load resistance type memory as shown in FIG. Since the applied voltage is not easily affected by the series resistance of the cell transistor, the fuse can be blown stably, which is particularly effective.
従つて、本発明は、多結晶シリコンあるいはア
モルフアスシリコンヒユーズの一部分をそのまま
残し、他の金属シリサイド化し、抵抗値を制御す
ることによつて多結晶シリコンのみの場合に比べ
プログラム電圧を低下でき、読み出し時及び素子
動作時にヒユーズの溶断が起こらないヒユーズ溶
断形半導体装置を提供することができる。 Therefore, in the present invention, by leaving a portion of the polycrystalline silicon or amorphous silicon fuse as it is, and silicided with other metals, and controlling the resistance value, the program voltage can be lowered compared to when only polycrystalline silicon is used. It is possible to provide a fuse blowing type semiconductor device in which the fuse does not blow out during reading and element operation.
第１図は、エミツタフオロアー形メモリーセル
を示す図、第２図はエミツタフオロアー形メモリ
ーセルとその周辺プログラム回路図、第３図ａ，
ｂは本発明によるヒユーズ形状を示す概略平面
図、第４図はコレクタ負荷抵抗形メモリーを示す
図である。
図において、３１，３４……パツド部、３２，
３３はヒユーズ部。
Figure 1 is a diagram showing an emitter follower type memory cell, Figure 2 is a diagram of an emitter follower type memory cell and its peripheral program circuit, Figure 3 is a,
4b is a schematic plan view showing the shape of a fuse according to the present invention, and FIG. 4 is a diagram showing a collector load resistance type memory. In the figure, 31, 34...pad portion, 32,
33 is the fuse part.
Claims (1)
溶断形半導体装置において、前記シリコンヒユー
ズの一部が金属シリサイド化されてなることを特
徴とするヒユーズ溶断形半導体装置。 ２ 前記シリコンヒユーズに不純物が高濃度に添
加されてなることを特徴とする前記特許請求の範
囲第１項記載のヒユーズ溶断形半導体装置。 ３ 前記シリコンヒユーズをトランジスタのエミ
ツタ又はコレクタに接続してなる前記特許請求の
範囲第１項乃至第２項記載のヒユーズ溶断形半導
体装置。[Scope of Claims] 1. A fuse-blown semiconductor device using silicon as a fuse material, characterized in that a part of the silicon fuse is made into metal silicide. 2. The fuse-blown semiconductor device according to claim 1, wherein impurities are added to the silicon fuse at a high concentration. 3. The fuse-blown semiconductor device according to claim 1 or 2, wherein the silicon fuse is connected to the emitter or collector of a transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14835980A JPS5772367A (en) | 1980-10-24 | 1980-10-24 | Fusing type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14835980A JPS5772367A (en) | 1980-10-24 | 1980-10-24 | Fusing type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5772367A JPS5772367A (en) | 1982-05-06 |
| JPS6140142B2 true JPS6140142B2 (en) | 1986-09-08 |
Family
ID=15450987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14835980A Granted JPS5772367A (en) | 1980-10-24 | 1980-10-24 | Fusing type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5772367A (en) |
Families Citing this family (4)
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|---|---|---|---|---|
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| JPS59146969U (en) * | 1983-03-23 | 1984-10-01 | 日本電気株式会社 | semiconductor equipment |
| JP2627283B2 (en) * | 1987-11-06 | 1997-07-02 | セイコー電子工業株式会社 | Thermal head and method of manufacturing the same |
| JPH04373148A (en) * | 1991-06-21 | 1992-12-25 | Nippon Steel Corp | Fuse structure of semiconductor device |
-
1980
- 1980-10-24 JP JP14835980A patent/JPS5772367A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5772367A (en) | 1982-05-06 |
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