JPS6230497B2 - - Google Patents
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- Publication number
- JPS6230497B2 JPS6230497B2 JP542778A JP542778A JPS6230497B2 JP S6230497 B2 JPS6230497 B2 JP S6230497B2 JP 542778 A JP542778 A JP 542778A JP 542778 A JP542778 A JP 542778A JP S6230497 B2 JPS6230497 B2 JP S6230497B2
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- Japan
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- lead frame
- island
- lead
- plating
- plated
- Prior art date
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- Expired
Links
- 238000007747 plating Methods 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 11
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- 238000004519 manufacturing process Methods 0.000 claims description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 239000007788 liquid Substances 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
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- 229910052737 gold Inorganic materials 0.000 description 1
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Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は樹脂封止型半導体装置の組立に用いる
リードフレームの製造方法に関するものである。
リードフレームの製造方法に関するものである。
第１図ａ，ｂは従来のリードフレームの１例の
平面図（ａ図）及びａ図のＡ―A′断面図（ｂ
図）、第２図は第１図のリードフレームに半導体
素子をマウントし、結線したものの断面図であ
る。
平面図（ａ図）及びａ図のＡ―A′断面図（ｂ
図）、第２図は第１図のリードフレームに半導体
素子をマウントし、結線したものの断面図であ
る。
この従来のリードフレームは、アイランド１、
アイランドの吊りリード２及びリード３が同じ平
面上にあつた。この従来のリードフレームを用い
て第２図に示すように半導体素子４をマウントし
金線５をボンデイングすると、半導体素子４とリ
ード３を結ぶ金線５がアイランド１と接触して不
良となる場合が非常に多いという欠点があつた。
アイランドの吊りリード２及びリード３が同じ平
面上にあつた。この従来のリードフレームを用い
て第２図に示すように半導体素子４をマウントし
金線５をボンデイングすると、半導体素子４とリ
ード３を結ぶ金線５がアイランド１と接触して不
良となる場合が非常に多いという欠点があつた。
第３図ａ，ｂは従来のリードフレームの他の例
の平面図（ａ図）及びａ図のＢ―B′断面図（ｂ
図）、第４図は第３図のリードフレームに半導体
素子をマウントし、結線したものの断面図であ
る。
の平面図（ａ図）及びａ図のＢ―B′断面図（ｂ
図）、第４図は第３図のリードフレームに半導体
素子をマウントし、結線したものの断面図であ
る。
この第３図および第４図で用いた従来のリード
フレームは上記の欠点をなくす目的でアイランド
１１を下げるために、アイランドを中心としてメ
ツキ範囲の内側５mm以下の位置でアイランド吊り
リードを曲げたものである。この従来のリードフ
レームは、第４図に示すように金線１５とアイラ
ンド１１が接触することがなくなつたので不良半
導体とならないという利点はあつたがアイランド
及びリードのメツキ工程で、次に述べるような問
題点があつた。
フレームは上記の欠点をなくす目的でアイランド
１１を下げるために、アイランドを中心としてメ
ツキ範囲の内側５mm以下の位置でアイランド吊り
リードを曲げたものである。この従来のリードフ
レームは、第４図に示すように金線１５とアイラ
ンド１１が接触することがなくなつたので不良半
導体とならないという利点はあつたがアイランド
及びリードのメツキ工程で、次に述べるような問
題点があつた。
第５図は第３図のリードフレームをメツキする
方法を説明する断面図である。
方法を説明する断面図である。
下マスク１６にこの従来のリードフレームを載
せた後、上マスク１７が自動的に降りてきて、下
方よりメツキ液が噴射して金又は銀のメツキが施
される。この時、この従来のリードフレームは上
マスク１７が硬いため、上マスク１７に少しでも
位置ずれがあるとアイランドの吊りリードが変形
し、しかも変形した吊りリードの裏面がメツキさ
れるという欠点があつた。
せた後、上マスク１７が自動的に降りてきて、下
方よりメツキ液が噴射して金又は銀のメツキが施
される。この時、この従来のリードフレームは上
マスク１７が硬いため、上マスク１７に少しでも
位置ずれがあるとアイランドの吊りリードが変形
し、しかも変形した吊りリードの裏面がメツキさ
れるという欠点があつた。
本発明の目的は上記欠点を除去し、改善された
実用性の高い半導体装置用リードフレームの製造
方法を提供することにある。
実用性の高い半導体装置用リードフレームの製造
方法を提供することにある。
本発明によれば、該リードフレームのアイラン
ドを吊つている吊りリードを、アイランドを中心
とするメツキすべき範囲より所定幅離れた位置
で、前記アイランド部がリードフレーム面と平行
でかつリードフレーム面より下方にあるように曲
げ、その後アイランド部のリードフレーム面とは
反対側の表面に上マスクを当て、アイランド部の
リードフレーム面の側の表面のメツキすべき範囲
の外側の所定幅の部分に下マスクを当てるととも
にメツキすべき範囲を露出し、それ以外の部分を
下マスクでおおい、この状態でメツキすべき範囲
にメツキを施す半導体装置用リードフレームの製
造方法を得る。
ドを吊つている吊りリードを、アイランドを中心
とするメツキすべき範囲より所定幅離れた位置
で、前記アイランド部がリードフレーム面と平行
でかつリードフレーム面より下方にあるように曲
げ、その後アイランド部のリードフレーム面とは
反対側の表面に上マスクを当て、アイランド部の
リードフレーム面の側の表面のメツキすべき範囲
の外側の所定幅の部分に下マスクを当てるととも
にメツキすべき範囲を露出し、それ以外の部分を
下マスクでおおい、この状態でメツキすべき範囲
にメツキを施す半導体装置用リードフレームの製
造方法を得る。
本発明の半導体素子用リードフレームの製造方
法によれば、アイランドのメツキ工程において、
アイランドの吊りリードの変形を防止し従つて吊
りリードの裏面がメツキされることを防止すると
いう利点をもたらす。
法によれば、アイランドのメツキ工程において、
アイランドの吊りリードの変形を防止し従つて吊
りリードの裏面がメツキされることを防止すると
いう利点をもたらす。
本発明を図面を参照してより詳細に説明する。
第６図ａ，ｂは本発明のリードフレームの一実
施例の平面図（ａ図）及びａ図のＣ―C′断面図
（ｂ図）である。
施例の平面図（ａ図）及びａ図のＣ―C′断面図
（ｂ図）である。
本実施例のリードフレームはアイランド２１を
下げるために、アイランド２１を中心としてメツ
キ範囲より遠方へ５mm以上の位置でアイランド２
１を吊つている一対のリード２２に曲げ加工を行
なつたものである。
下げるために、アイランド２１を中心としてメツ
キ範囲より遠方へ５mm以上の位置でアイランド２
１を吊つている一対のリード２２に曲げ加工を行
なつたものである。
第７図はこのリードフレームにメツキを行う方
法を説明する断面図である。
法を説明する断面図である。
メツキ工程において、アイランド２１の吊りリ
ード２２を曲げた部分を逃げるため切欠きを行な
つた下マスク２６にのリードフレームを載せ、そ
の上に上マスク２７を自動的に降ろし、下からメ
ツキ液を噴射してメツキする。
ード２２を曲げた部分を逃げるため切欠きを行な
つた下マスク２６にのリードフレームを載せ、そ
の上に上マスク２７を自動的に降ろし、下からメ
ツキ液を噴射してメツキする。
本発明のリードフレームの製造方法によれば、
アイランドの吊りリードの曲げ部分がアイランド
を中心としてメツキ範囲より５mm以上の位置にあ
り、下マスク２６に逃げ用切欠きを設けることが
出来、この逃げ用切欠きをアイランドのメツキ範
囲よりも外側の平坦な位置に当接できるので、上
マスク２７は平らでよく、吊にリードの曲げ部が
変形されることはない。又下マスク２６の切欠き
は大きい形状にすることが出来るので、上マスク
２７が少しの位置ズレを起こしても同じく、変形
されることはない。従つてアイランドの吊りリー
ドの変形はなくなりアイランドの吊りリードの裏
面はメツキされないという利点がある。
アイランドの吊りリードの曲げ部分がアイランド
を中心としてメツキ範囲より５mm以上の位置にあ
り、下マスク２６に逃げ用切欠きを設けることが
出来、この逃げ用切欠きをアイランドのメツキ範
囲よりも外側の平坦な位置に当接できるので、上
マスク２７は平らでよく、吊にリードの曲げ部が
変形されることはない。又下マスク２６の切欠き
は大きい形状にすることが出来るので、上マスク
２７が少しの位置ズレを起こしても同じく、変形
されることはない。従つてアイランドの吊りリー
ドの変形はなくなりアイランドの吊りリードの裏
面はメツキされないという利点がある。
第１図ａ，ｂは従来のリードフレームの１例の
平面図（ａ図）及びａ図のＡ―A′断面図（ｂ
図）第２図は第１図のリードフレームに半導体素
子をマウントし、結線したものの断面図、第３図
ａ，ｂは従来のリードフレームの他の例の平面図
（ａ図）及びａ図のＢ―B′断面図（ｂ図）、第４図
は第３図のリードフレームに半導体素子をマウン
トし、結線したものの断面図、第５図は第３図の
リードフレームをメツキする方法を説明する断面
図、第６図ａ，ｂは本発明の一実施例で用いるリ
ードフレームの平面図（ａ図）及びａ図のＣ―
C′断面図（ｂ図）、第７図は本発明の一実施例に
よりリードフレームにメツキを行う方法を説明す
る断面図である。 １，１１，２１……アイランド、２，１２，２
２……アイランドの吊りリード、３，１３，２３
……リード、４，１４……半導体素子、５，１５
……金線、１６，２６……下マスク、１７，２７
……上マスク。
平面図（ａ図）及びａ図のＡ―A′断面図（ｂ
図）第２図は第１図のリードフレームに半導体素
子をマウントし、結線したものの断面図、第３図
ａ，ｂは従来のリードフレームの他の例の平面図
（ａ図）及びａ図のＢ―B′断面図（ｂ図）、第４図
は第３図のリードフレームに半導体素子をマウン
トし、結線したものの断面図、第５図は第３図の
リードフレームをメツキする方法を説明する断面
図、第６図ａ，ｂは本発明の一実施例で用いるリ
ードフレームの平面図（ａ図）及びａ図のＣ―
C′断面図（ｂ図）、第７図は本発明の一実施例に
よりリードフレームにメツキを行う方法を説明す
る断面図である。 １，１１，２１……アイランド、２，１２，２
２……アイランドの吊りリード、３，１３，２３
……リード、４，１４……半導体素子、５，１５
……金線、１６，２６……下マスク、１７，２７
……上マスク。
Claims (1)
- １ 樹脂封止型半導体装置用リードフレームの製
造方法において、該リードフレームのアイランド
部を吊つている吊りリードを、アイランドを中心
とするメツキすべき範囲より所定幅離れた位置
で、前記アイランド部がリードフレーム面と平行
でかつリードフレーム面より下方にあるように曲
げ、その後前記アイランド部の前記リードフレー
ム面とは反対側の表面に上マスクを当て、前記ア
イランド部の前記リードフレーム面の側の表面の
前記メツキをすべき範囲の外側の前記所定幅の部
分に下マスクを当てるとともに前記メツキをすべ
き範囲を露出し、それ以外の表面を前記下マスク
でおおい、この状態で前記メツキをすべき範囲に
メツキを施すことを特徴とする半導体装置用リー
ドフレームの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP542778A JPS5498571A (en) | 1978-01-20 | 1978-01-20 | Lead frame for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP542778A JPS5498571A (en) | 1978-01-20 | 1978-01-20 | Lead frame for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5498571A JPS5498571A (en) | 1979-08-03 |
| JPS6230497B2 true JPS6230497B2 (ja) | 1987-07-02 |
Family
ID=11610866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP542778A Granted JPS5498571A (en) | 1978-01-20 | 1978-01-20 | Lead frame for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5498571A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60137436U (ja) * | 1984-02-23 | 1985-09-11 | 日本電気株式会社 | 半導体集積回路装置 |
| JPS62140729U (ja) * | 1986-02-27 | 1987-09-05 |
-
1978
- 1978-01-20 JP JP542778A patent/JPS5498571A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5498571A (en) | 1979-08-03 |
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