JPS6336537B2 - - Google Patents
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- Publication number
- JPS6336537B2 JPS6336537B2 JP57161877A JP16187782A JPS6336537B2 JP S6336537 B2 JPS6336537 B2 JP S6336537B2 JP 57161877 A JP57161877 A JP 57161877A JP 16187782 A JP16187782 A JP 16187782A JP S6336537 B2 JPS6336537 B2 JP S6336537B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- update
- true
- updated
- bit
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は仮想記憶方式を採用した情報処理装置
に関する。
に関する。
仮想記憶方式を採用した従来の情報処理装置に
おいては、主記憶装置（以下、主メモリと称す）
やその他の記憶装置（以下、メモリと称す）に更
新ビツトを設けこれらメモリに格納が行なわれた
ときに更新ビツトを“１”にして書替えが行なわ
れたことを表示している。この場合、更新ビツト
が主メモリ内にあるときには、更新ビツト更新時
の主メモリへのアクセス増加により性能が低下
し、また、更新ビツトが別のメモリ内に存在する
場合には、更新ビツトの更新を高速に行なわせる
必要があるため高価なメモリを使用しなければな
らないという欠点がある。
おいては、主記憶装置（以下、主メモリと称す）
やその他の記憶装置（以下、メモリと称す）に更
新ビツトを設けこれらメモリに格納が行なわれた
ときに更新ビツトを“１”にして書替えが行なわ
れたことを表示している。この場合、更新ビツト
が主メモリ内にあるときには、更新ビツト更新時
の主メモリへのアクセス増加により性能が低下
し、また、更新ビツトが別のメモリ内に存在する
場合には、更新ビツトの更新を高速に行なわせる
必要があるため高価なメモリを使用しなければな
らないという欠点がある。
上記欠点を補う他の方式として、アドレス変換
バツフア（以下、TLBと称す）に更新ビツトの
写しを持つ方式があるが、TLBの索引ミスの度
に前記主メモリまたは前記別のメモリをアクセス
して更新ビツトを取り出す必要があるため、前記
メモリへのアクセス増による性能低下は残るとい
う欠点がある。
バツフア（以下、TLBと称す）に更新ビツトの
写しを持つ方式があるが、TLBの索引ミスの度
に前記主メモリまたは前記別のメモリをアクセス
して更新ビツトを取り出す必要があるため、前記
メモリへのアクセス増による性能低下は残るとい
う欠点がある。
本発明の目的はアドレス変換バツフアにおける
読出しアクセス索引ミス時にメモリアクセスをせ
ずに更新ビツトを無条件に未更新表示で登録する
ことにより上述の欠点を除去した情報処理装置を
提供することにある。
読出しアクセス索引ミス時にメモリアクセスをせ
ずに更新ビツトを無条件に未更新表示で登録する
ことにより上述の欠点を除去した情報処理装置を
提供することにある。
本発明の装置は、主記憶手段の記憶領域が複数
のページに分けられ、各ページに対応して記憶内
容の更新状態を表示する真の更新ビツトを保持す
る更新ビツト保持手段を有し、該真の更新ビツト
の写しが論理アドレスと物理アドレスとの変換を
行なうアドレス変換バツフア内に保持された情報
処理装置において、前記主記憶手段へのアクセス
時に前記アドレス変換バツフアにおける索引ミス
が生じたとき前記アドレス変換バツフアに新たな
物理アドレスを登録する物理アドレス登録手段
と、読出しアクセスに応答したこの物理アドレス
登録手段による登録時に前記新たな物理アドレス
に対応する真の更新ビツトの写しを前記真の更新
ビツトを保持する前記更新ビツト保持手段の値に
関係なく前記アドレス変換バツフアへ未更新表示
として登録する未更新表示登録手段と、後続する
前記主記憶手段への書込みアクセス時に前記アド
レス変換バツフア内の真の更新ビツトの写しが未
更新を表示しているエントリを索引したとき前記
アドレス変換バツフアエントリの真の更新ビツト
の写しを更新表示に変更登録する変更登録手段
と、この変更登録手段による変更登録とともに前
記真の更新ビツトを更新済に設定する更新済設定
手段とを含む。
のページに分けられ、各ページに対応して記憶内
容の更新状態を表示する真の更新ビツトを保持す
る更新ビツト保持手段を有し、該真の更新ビツト
の写しが論理アドレスと物理アドレスとの変換を
行なうアドレス変換バツフア内に保持された情報
処理装置において、前記主記憶手段へのアクセス
時に前記アドレス変換バツフアにおける索引ミス
が生じたとき前記アドレス変換バツフアに新たな
物理アドレスを登録する物理アドレス登録手段
と、読出しアクセスに応答したこの物理アドレス
登録手段による登録時に前記新たな物理アドレス
に対応する真の更新ビツトの写しを前記真の更新
ビツトを保持する前記更新ビツト保持手段の値に
関係なく前記アドレス変換バツフアへ未更新表示
として登録する未更新表示登録手段と、後続する
前記主記憶手段への書込みアクセス時に前記アド
レス変換バツフア内の真の更新ビツトの写しが未
更新を表示しているエントリを索引したとき前記
アドレス変換バツフアエントリの真の更新ビツト
の写しを更新表示に変更登録する変更登録手段
と、この変更登録手段による変更登録とともに前
記真の更新ビツトを更新済に設定する更新済設定
手段とを含む。
次に本発明について図面を参照して詳細に説明
する。
する。
図は本発明の一実施例を示すブロツク図であ
る。
る。
図において、アクセス要求元インタフエース１
からメモリアクセス種別フラグとメモリアクセス
アドレスとが送られてくると、前記メモリアクセ
ス種別フラグがリード（読出し）を示すならリー
ドフラグフリツプフロツプ２（以下、Ｒフラグと
略す）をセツトし、ストア（格納）を示すならス
トアフラグフリツプフロツプ３（以下、Ｓフラグ
と略す）をセツトする。同時に、前記メモリアク
セスアドレスをレジスタ４にセツトしてTLB索
引準備を完了する。次に、TLBの索引を行うわ
けであるが、TLBの構成および索引の方法は公
知（特公昭57―23952号公報および特公昭57―
25920号公報等参照）であり詳細は省略し、本発
明に関連する部分のみについて説明する。
からメモリアクセス種別フラグとメモリアクセス
アドレスとが送られてくると、前記メモリアクセ
ス種別フラグがリード（読出し）を示すならリー
ドフラグフリツプフロツプ２（以下、Ｒフラグと
略す）をセツトし、ストア（格納）を示すならス
トアフラグフリツプフロツプ３（以下、Ｓフラグ
と略す）をセツトする。同時に、前記メモリアク
セスアドレスをレジスタ４にセツトしてTLB索
引準備を完了する。次に、TLBの索引を行うわ
けであるが、TLBの構成および索引の方法は公
知（特公昭57―23952号公報および特公昭57―
25920号公報等参照）であり詳細は省略し、本発
明に関連する部分のみについて説明する。
レジスタ４にセツトされた論理アドレスの論理
ページアドレス部の下位部（LEA）によりTLB
５およびTLB６を同時に索引し、このTLB５お
よび６から読み出されたエントリの論理ページア
ドレス部の上位部（LPA０およびLPA１）と、
前記レジスタ４の論理ページアドレス部の上位部
（LPA）とをそれぞれ比較器７および８で比較
し、この比較結果を信号線１００および１０１を
介してアドレス変換制御部９に報告する。該アド
レス変換制御部９は前記比較結果が不一致すなわ
ちTLB索引ミスを検出すると信号線１０２およ
び１０３を介して与えられる前記レジスタ４の論
理ページアドレス部（LPAおよびLEA）に基い
て主メモリ（図示せず）内にあるアドレス変換テ
ーブルをリードするよう信号線１０４を介して主
メモリアクセス制御部１０にアクセスし、リード
されたテーブルによりアドレス変換を行ない、結
果の実アドレス情報を信号線１０５を介して
TLB登録レジスタ１１にセツトすると同時に、
前記Ｒフラグ２が“１”（読出し指示）なら信号
線１０６を介して更新ビツトの写し登録レジスタ
１２に“０”をセツトする。また、このとき、前
記Ｓフラグ３が“１”（書込み指示）なら前記更
新ビツトの写し登録レジスタ１２に“１”をセツ
トして、その内容をTLB５および６のうちの置
換アルゴリズム（情報処理、Vol・21，No.４，
1980年，PP.334〜335参照）で選択されたいずれ
か一方に前記TLB登録レジスタ１１および更新
ビツトの写し登録レジスタ１２にセツトされた内
容がアドレス変換部９の指示により登録される。
このとき、前記Ｓフラグ３が“１”のときには、
主メモリアクセス制御部１０に対して主メモリ内
の更新ビツトの“１”セツト要求信号を信号線１
０４を介して送出して、前記TLB５および６内
の更新ビツトの写しＣ０またはＣ１）との一致を
保証する。
ページアドレス部の下位部（LEA）によりTLB
５およびTLB６を同時に索引し、このTLB５お
よび６から読み出されたエントリの論理ページア
ドレス部の上位部（LPA０およびLPA１）と、
前記レジスタ４の論理ページアドレス部の上位部
（LPA）とをそれぞれ比較器７および８で比較
し、この比較結果を信号線１００および１０１を
介してアドレス変換制御部９に報告する。該アド
レス変換制御部９は前記比較結果が不一致すなわ
ちTLB索引ミスを検出すると信号線１０２およ
び１０３を介して与えられる前記レジスタ４の論
理ページアドレス部（LPAおよびLEA）に基い
て主メモリ（図示せず）内にあるアドレス変換テ
ーブルをリードするよう信号線１０４を介して主
メモリアクセス制御部１０にアクセスし、リード
されたテーブルによりアドレス変換を行ない、結
果の実アドレス情報を信号線１０５を介して
TLB登録レジスタ１１にセツトすると同時に、
前記Ｒフラグ２が“１”（読出し指示）なら信号
線１０６を介して更新ビツトの写し登録レジスタ
１２に“０”をセツトする。また、このとき、前
記Ｓフラグ３が“１”（書込み指示）なら前記更
新ビツトの写し登録レジスタ１２に“１”をセツ
トして、その内容をTLB５および６のうちの置
換アルゴリズム（情報処理、Vol・21，No.４，
1980年，PP.334〜335参照）で選択されたいずれ
か一方に前記TLB登録レジスタ１１および更新
ビツトの写し登録レジスタ１２にセツトされた内
容がアドレス変換部９の指示により登録される。
このとき、前記Ｓフラグ３が“１”のときには、
主メモリアクセス制御部１０に対して主メモリ内
の更新ビツトの“１”セツト要求信号を信号線１
０４を介して送出して、前記TLB５および６内
の更新ビツトの写しＣ０またはＣ１）との一致を
保証する。
次に、TLB索引でヒツトした場合のストアア
クセスの場合について説明する。
クセスの場合について説明する。
アクセス要求元インタフエース１からメモリス
トアアクセスフラグとメモリアクセスアドレスが
Ｓフラグ３とレジスタ４とにセツトされ、前記レ
ジスタ４の論理ページアドレス部の下位部
（LEA）によりTLB５および６を同時に索引し、
前記TLB５および６により読み出されたエント
リの論理ページアドレス部の上位部（LPA０お
よびLPA１）と、前記レジスタ４の論理ページ
アドレス部の上位部（LPA）とを比較器７およ
び８で比較し、この比較結果をアドレス変換制御
部９に報告する。該アドレス変換制御部９は、前
記比較結果が一致すなわちTLB索引ヒツトを検
出すると、前記Ｓフラグ３が“１”なら前記
TLB５および６からリードされた実ページアド
レス情報および更新ビツトの写しを選択回路１３
で一致したTLB側から選択し、信号線１０７を
介して前記実ページアドレス情報を主メモリアク
セス制御部１０に対して送出するとともに、信号
線１０８を介して与えられる前記更新ビツトの写
しが“０”であれば、前記主メモリアクセス制御
部１０に対して更新ビツトの“１”セツト要求信
号を信号線１０４を介して送出し、同時に、前記
TLB５および６の前記更新ビツトの写しを“０”
を更新するため、アドレス変換制御部９から信号
線１０６を介して更新ビツトの写し登録レジスタ
１２に更新データをセツトし、次にアドレス変換
制御部９の指示によりTLB５または６の該更新
ビツトの写しを“０”から“１”に変更して一致
を保証する。
トアアクセスフラグとメモリアクセスアドレスが
Ｓフラグ３とレジスタ４とにセツトされ、前記レ
ジスタ４の論理ページアドレス部の下位部
（LEA）によりTLB５および６を同時に索引し、
前記TLB５および６により読み出されたエント
リの論理ページアドレス部の上位部（LPA０お
よびLPA１）と、前記レジスタ４の論理ページ
アドレス部の上位部（LPA）とを比較器７およ
び８で比較し、この比較結果をアドレス変換制御
部９に報告する。該アドレス変換制御部９は、前
記比較結果が一致すなわちTLB索引ヒツトを検
出すると、前記Ｓフラグ３が“１”なら前記
TLB５および６からリードされた実ページアド
レス情報および更新ビツトの写しを選択回路１３
で一致したTLB側から選択し、信号線１０７を
介して前記実ページアドレス情報を主メモリアク
セス制御部１０に対して送出するとともに、信号
線１０８を介して与えられる前記更新ビツトの写
しが“０”であれば、前記主メモリアクセス制御
部１０に対して更新ビツトの“１”セツト要求信
号を信号線１０４を介して送出し、同時に、前記
TLB５および６の前記更新ビツトの写しを“０”
を更新するため、アドレス変換制御部９から信号
線１０６を介して更新ビツトの写し登録レジスタ
１２に更新データをセツトし、次にアドレス変換
制御部９の指示によりTLB５または６の該更新
ビツトの写しを“０”から“１”に変更して一致
を保証する。
すなわち、主メモリアクセス制御部１０の中に
設けられた真の更新ビツト保持手段（１０内のテ
ーブル、図示せず）に格納されている更新ビツト
に対して、主記憶装置（図示せず）への書込処理
の度に前記真の更新ビツトを更新済（“１”）にす
る処理が加わることを避けるため、TLB５およ
び６内に前記真の更新ビツトの写しを持つて、真
の更新ビツトに対する処理を減らすよう構成す
る。このような構成の場合、TLB５および６に
新たなページを登録するとき対応するページの真
の更新ビツトを前記真の更新ビツト保持手段（１
０内のテーブル）から読出して真の更新ビツトの
写しとしてTLB５および６に登録する必要があ
る。しかし、前記対応するページの真の更新ビツ
トの読出し処理を削減するため、TLB５および
６に対するリードアクセスに応答したページ登録
時対応する真の更新ビツトを無条件に“０”とみ
なして登録する。この動作により真の更新ビツト
がもともと“０”であつた場合には、無条件に真
の更新ビツトを“０”とみなしたこと、すなわ
ち、“０”予測が成功したことになり、常時、真
の更新ビツト保持手段（１０内のテーブル）から
真の更新ビツトを読出してTLBに写しを登録す
る場合に比べて読出し処理を減らすことができ
る。
設けられた真の更新ビツト保持手段（１０内のテ
ーブル、図示せず）に格納されている更新ビツト
に対して、主記憶装置（図示せず）への書込処理
の度に前記真の更新ビツトを更新済（“１”）にす
る処理が加わることを避けるため、TLB５およ
び６内に前記真の更新ビツトの写しを持つて、真
の更新ビツトに対する処理を減らすよう構成す
る。このような構成の場合、TLB５および６に
新たなページを登録するとき対応するページの真
の更新ビツトを前記真の更新ビツト保持手段（１
０内のテーブル）から読出して真の更新ビツトの
写しとしてTLB５および６に登録する必要があ
る。しかし、前記対応するページの真の更新ビツ
トの読出し処理を削減するため、TLB５および
６に対するリードアクセスに応答したページ登録
時対応する真の更新ビツトを無条件に“０”とみ
なして登録する。この動作により真の更新ビツト
がもともと“０”であつた場合には、無条件に真
の更新ビツトを“０”とみなしたこと、すなわ
ち、“０”予測が成功したことになり、常時、真
の更新ビツト保持手段（１０内のテーブル）から
真の更新ビツトを読出してTLBに写しを登録す
る場合に比べて読出し処理を減らすことができ
る。
また、無条件に真の更新ビツトを“０”とみな
してTLBに写しを登録するので真の更新ビツト
が“１”のとき、TLB５および６内の更新ビツ
トの写しの値“０”とは異なる。しかしこのとき
は真の更新ビツト“１”に対して写しの更新ビツ
ト“０”のため、真の更新ビツト保持手段に対し
て“１”への更新要求がでるが、もともと“１”
の値に対する“１”の値への更新要求であり矛盾
は発生しない。
してTLBに写しを登録するので真の更新ビツト
が“１”のとき、TLB５および６内の更新ビツ
トの写しの値“０”とは異なる。しかしこのとき
は真の更新ビツト“１”に対して写しの更新ビツ
ト“０”のため、真の更新ビツト保持手段に対し
て“１”への更新要求がでるが、もともと“１”
の値に対する“１”の値への更新要求であり矛盾
は発生しない。
本発明は以上説明したように、読出しアクセス
時のTLB傘引ミス時に、メモリアクセスをせず
に更新ビツトの写しを無条件に未更新表示で登録
することにより更新ビツトアクセスを減少でき、
情報処理システムの性能向上を達成できるという
効果がある。
時のTLB傘引ミス時に、メモリアクセスをせず
に更新ビツトの写しを無条件に未更新表示で登録
することにより更新ビツトアクセスを減少でき、
情報処理システムの性能向上を達成できるという
効果がある。
図は本発明の一実施例を示すブロツク図であ
り、１…アクセス要求元インタフエース、２…リ
ードアクセスフラグ、３…ストアアクセスフラ
グ、４…論理アドレスレジスタ、５，６…TLB、
７，８…比較器、９…アドレス変較制御部、１０
…主メモリアクセス制御部、１１，１２…TLB
登録レジスタ、１３…選択回路。
り、１…アクセス要求元インタフエース、２…リ
ードアクセスフラグ、３…ストアアクセスフラ
グ、４…論理アドレスレジスタ、５，６…TLB、
７，８…比較器、９…アドレス変較制御部、１０
…主メモリアクセス制御部、１１，１２…TLB
登録レジスタ、１３…選択回路。
Claims (1)
- 【特許請求の範囲】 １ 主記憶手段の記憶領域が複数のページに分け
られ、各ページに対応して記憶内容の更新状態を
表示する真の更新ビツトを保持する更新ビツト保
持手段を有し、該真の更新ビツトの写しが論理ア
ドレスと物理アドレスとの変換を行なうアドレス
変換バツフア内に保持された情報処理装置におい
て、 前記主記憶手段へのアクセス時に前記アドレス
変換バツフアにおける索引ミスが生じたとき前記
アドレス変換バツフアに新たな物理アドレスを登
録する物理アドレス登録手段と、 読出しアドレスに応答したこの物理アドレス登
録手段による登録時に前記新たな物理アドレスに
対応する真の更新ビツトの写しを前記真の更新ビ
ツトを保持する前記更新ビツト保持手段の値に関
係なく前記アドレス変換バツフアへ未更新表示と
して登録する未更新表示登録手段と、 後続する前記主記憶手段への書込みアクセス時
に前記アドレス変換バツフア内の真の更新ビツト
の写しが未更新を表示しているエントリを索引し
たとき、前記アドレス変換バツフアエントリの真
の更新ビツトの写しを更新表示に変更登録する変
更登録手段と、 この変更登録手段による変更登録とともに、前
記真の更新ビツトを更新済に設定する更新済設定
手段とを含むことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161877A JPS5952486A (ja) | 1982-09-17 | 1982-09-17 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161877A JPS5952486A (ja) | 1982-09-17 | 1982-09-17 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952486A JPS5952486A (ja) | 1984-03-27 |
| JPS6336537B2 true JPS6336537B2 (ja) | 1988-07-20 |
Family
ID=15743673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57161877A Granted JPS5952486A (ja) | 1982-09-17 | 1982-09-17 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952486A (ja) |
-
1982
- 1982-09-17 JP JP57161877A patent/JPS5952486A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5952486A (ja) | 1984-03-27 |
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