JPH0433141B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体装置特にマイクロチヤネル型
を有するMIS型（絶縁ゲイト型）電界効果半導体
装置（以下μチヤネルMIS.FET）およびそれに
キヤパシタを連結した半導体装置の作製方法を提
案するにある。

本発明は、一導電型の半導体基板表面上に同種
または異種の導電型の半導体、または導体よりな
る凸状の第１の領域を選択的に設け、この第１の
領域のＬ型のコーナー部にその段差を利用して、
その高さを第１の領域と概略一致させ、その巾を
そのコーナーに形成させる被膜に概略一致せしめ
る断面が三角形状または縦型の角状（以下単に三
角形状という）の層をゲイト電極として形成し
た。

さらにその次の工程として、本発明はこの第１
の領域またその領域に接した基板上部に同一形状
に設けられた不純物領域をソースまたはドレイン
を構成する領域とし、三角形状の層をゲイト電極
とし、さらにこの層の他端下には第１の領域と同
一導電型の第２の領域をドレインまたはソースと
して設けることによりMIS.FETを構成せしめ、
加えてこの第１の領域または第１の領域内に同時
にキヤパシタを設けることを特徴としている。

従来MIS.FETおよびそれに直列に連結したキ
ヤパシタの構造は、第１図に示された如く、フイ
ールド絶縁物２、ゲイト電極６およびソースまた
はドレイン１３に相対して実効的にドレインまた
はソースでありかつキヤパシタの下側電極を構成
するドレインまたはソース１４を設け、さらにそ
のリード９およびキヤパシタ用絶縁物１５、対抗
電極７を設けていた。

従来MIS.FETはゲイト絶縁物の両端下に必ず
一対のソース、ドレイン領域１３，１４を半導体
基板に同一平面を構成して形成していた。さらに
このゲイト電極６はゲイド絶縁物１１の上のみな
らず、キヤパシタの対抗電極７の上面にまでわた
つて設けていた。これはゲイト電極の一端１６下
にソースまたはドレイン１３の一端を、またゲイ
ト電極の見掛け上の他端１８下をドレインまたは
ソース１４とした自己整合性を有せしめていた。
しかし実際に作られているゲイト電極の他端１７
は１８より大きく作つてマスク合わせ精度のバラ
ツキを補償するようにしたポリ（多結晶珪素の
被膜を７，６に使用したプロセス）である。

しかしかかる場合にはチヤネル長は1μｍ以下
にすることがフオト・エツチングのプロセスによ
り不可能であり、特に段差部１８における凹凸の
ため、チヤネル長を短くすることはパターンの段
切れ等が発生し不可能であつた。

本発明はこの段差を逆に利用して、MIS.FET
のゲイト電極を設け、かつこの電極をキヤパシタ
の対抗電極上にまでわたらせずに形成させている
ことを特徴とする。

本発明はこのゲイト電極として機能する層のチ
ヤネル長に対応する巾を0.1〜1μｍときわめて小
さくでき、さらにその厚さは0.5〜1μｍと厚い三
角形状または縦型の角状を有し、これまでのゲイ
ト電極に比べて縦方向に長い断面構造を有してい
る。

加えてこの縦方向に長いため、そのままではそ
の強度が十分でない。このためこの強度を補償す
るため、この層に添つて第１の領域が設けられて
いる。加えてこの第１の領域下の半導体上部は、
MIS.FETのソースまたはドレインの一部または
全部として構成せしめている。さらにこの領域の
内部に絶縁体、導体（半導体）を積層してキヤパ
シタをソースまたはドレインに直列して設けたこ
とを特徴としている。

このため、本発明の半導体装置はその要素を構
成させるための高密度化を従来の横方向の面積を
スケーリングにより縮めるのではなく、高さ方向
に積極的に設けることにより成就させることを目
的としている。

以下に図面に従つて本発明の実施例を記す。

実施例 １ この実施例は多数キヤリアを使用するＮ型チヤ
ネルMIS.FETおよびキヤパシタ直列に形成する
実施例を中心として示す。

半導体基板例えばシリコン単結晶半導体１０
０、Ｐ型10〜500Ωcmを選んだ。その基板にアン
モニアを誘導エネルギーにより活性化した反応性
気体を800〜1200℃にて反応せしめるプラズマ窒
化法にて50〜300Åの膜厚の窒化珪素を形成した。
この酸化性気体に対しマスク作用のある被膜は酸
化珪素、多結晶珪素と窒化珪素との多層膜でもよ
い。

その後第２図Ａに示されるごとく、選択酸化法
を用いるため、第１のフオト・マスクにより窒
化珪素を除去させ、その領域をＰ型とした後、フ
イールド絶縁物２を0.5〜2μｍの厚さに埋置させ
て形成した。

さらにこの窒化珪素膜４下に50〜5000Å特に
1000Å以下の深さにAsをイオン注入法によりド
ープし、界面近傍をＮ化して層２０を形成した。

このイオン注入により窒化珪素膜が損傷を受け
るが、酸化珪素膜と異なり、単に700〜1000℃の
アニールでは界面準位を十分小さく10¹⁰cm^-2以下
にすることができなかつた。このため、本発明に
おいては、水素、水素とヘリユームとの混合ガ
ス、水素と窒素との混合ガスまたはアンモニア中
にこの基板を入れて、これらの気体に100KHz〜
500MHz例えば500KHz、13.56MHzまたは〜10GHz
例えば2.45GHzの周波数の誘導エネルギーを200
〜2KW加え、同時に800〜1200℃特に1000〜1100
℃に加熱して、いわゆるプラズマ・アニールを行
つた。

このイオン注入により、損傷を受けるのは単に
基板のみならず、窒化珪素を受け、またこの窒化
珪素は単なる熱アニールではその損傷を酸化珪素
のごとく除去できないため、誘導エネルギーを加
えて強制的にその損傷の珪素または窒素の不対結
合手の水素化、窒化を10〜30分間行つた。その結
果、イオン注入前と同様に10¹⁰cm^-2の界面準位を
得ることができた。

この窒化珪素膜またはこの膜を除去して他の絶
縁膜例えば窒化珪素、酸化タンタルを100〜500Å
の厚さに形成し、ゲイト絶縁膜１１およびキヤパ
シタの誘導体１５とした。次にその絶縁膜の表面
を十分洗浄した後、該基板上に減圧気相法
（LPCVD法）により一導電型の不純物例えばＮ
型の不純物がドープされたシリコン半導体３を
0.5〜2.5μｍの厚さに形成した。

さらに公知のフオトリソグラフイーにより、
その側周辺のエツジがサイドエツチされずに垂直
なエツジ側面が出るように注意しながら選択的に
除去し、凸状の第１の領域３を残存させて形成し
た。例えば2.45GHzのマイクロ波により励起され
た弗素系ガス（例えばNF₃またはCF₄）を基板に
対し上方向より0.001〜0.01torrにて垂直にあて、
エツチングをした。その結果、側周辺は基板表面
に対し85〜90度にほぼ垂直にきれいに切ることが
できた。

この実施例ではこの第１の領域の巾を３〜
200μｍとした。その一部をフイールド絶縁物２
上にわたつて形成し、本実施例のごとくキヤパシ
タ１５の容量を大きく、かつ領域５の基板１との
寄生容量を小さくさせた。この後、この第１の領
域の上および側周辺に酸化珪素被膜１９を500〜
5000Åの厚さに形成させて覆つた。

この酸化珪素膜は湿酸素を900〜1100℃にて５
〜10気圧に加圧して酸化する高圧酸化法、または
0.001〜1torrに減圧して高周波誘導エネルギーに
よるプラズマを発生させて形成した。

この被膜４は他の絶縁膜例えば金属酸化物であ
るアルミナ等でもよく、またこの第１の領域も不
純物がドープされた珪素ではなく、真性または真
性とＰまたはＮ型の半導体との多層膜、さらにま
たは金属または金属化合物特にMo、Ｗまたはそ
の珪化物（Mo₂Si、W₂Si）であつてもよい。

次に公知のCFガスを用いたプラズマエツチン
グ法を用いて開口４１，４２をフオトマスクを
用いて設けた。

次ぎに絶縁膜１１，１９を覆つて、その上面に
導体または半導体の被膜５を例えば減圧CVD法
により0.1〜1μｍの厚さに形成した。この被膜５
において、凸部を構成している第１の領域３の上
面および側面の厚さを均質に、また所定の厚さに
形成させることがきわめて重要である。

こうすると第１の領域３の側周辺はその側周辺
にとつて厚さ方向は被膜５の厚さと同じである
が、その領域の基板上方からのみかけの厚さは２
〜５倍の厚さにさせることが可能になつた。

例えば、Ｎ型の珪素を0.10〜1.5μｍ特に0.3〜
0.7μｍの厚さに形成した。この被膜に添加する不
純物の濃度および導電型は一般にこの電極６の導
電性の程度、さらにその被膜の半導体基板１との
開口４１でのオーム接触型またはPN接合型とす
ることの選択性、およびこの層６下のゲイト絶縁
物１１下の半導体基板をデイプレツシヨン型また
はエンヘンスメント型にするかの選択性により決
定される。

Ｎチヤネル型MIS.FETであり、例えば基板１
がＰ型であつて、その界面のＮ型層２０をゲイト
電極のビルドインポテンシヤルによりＰ化し、エ
ンヘンスメント型とするいわゆる多数キヤリア使
用型である場合、ゲイト６をＰ型とするため、被
膜５はＢを10¹⁸〜10²¹cm^-3の濃度に添加して、Ｐ
型の珪素を用いればよい。このためこの被膜と半
導体基板に設けられるＮ型の第２の領域１３およ
びそのリード９とのオーム接触のためＮ型とし、
その後にゲイト電極６の部分のみＰ型として形成
させた。

また逆にこの被膜５に予め不純物を添加してＰ
型とし、その後工程においてリード９となる領域
にその５〜100倍の濃度のＮ型用不純物を添加し
てもよい。

また他方第２の領域１３とゲイト電極６とが同
一導電型としたデイプレツシヨン型とするなら
ば、被膜５はＮ型とし、開口４１，４２はＮ型の
第２の領域１３と単にオーム接触させればよい。

またこの被膜５をW₂Si、Mo₂Si等珪素とタン
グステン、モリブデンの化合物または混合物とす
る場合には、それらの被膜をLPCVD、電子ビー
ム蒸着、反応性スパツタ法にて、0.3〜1.5μｍ特
に0.5〜0.7μｍ形成すればよい。

かくして第２図Ｂを得た。

次に第２図Ｃで示されるごとく、この上面に被
膜の一部として残置させる領域上にフオトレジス
ト（例えばOMR−83東京応化製）でコーテイン
グし、露光の後フオトエツチングを行つた。

このエツチングに関しては、従来より用いられ
た溶液を用いるエツチング方法ではなく、サイド
エツチおよびテーパエツチのきわめて少ないまた
はまつたくないエツチング方法を用いることが重
要である。具体的には2.45GHzを用いたマイクロ
波によりエツチング用反応性気体例えば弗化窒素
（NF₃）、（CF₄）を化学的に活性化し、さらにそ
の真空度を0.1〜0.001torr特に0.005〜0.01torrの
真空度の雰囲気でプラズマ化した弗素シヤワーを
基板の上面より垂直方向に流し、サイドエツチを
皆無にするべく努めた。

その結果、被膜５のうちフオトレジストの形成
されていない平面部が完全に除去される時、第１
の領域３のコーナー部である側周辺の被膜８はそ
のまま側周辺に三角形状または角状に層６として
残存させることができた。

加えて絶縁膜１５上にキヤパシタの対抗電極３
として構成させて設けることができた。さらに第
２の領域となる部分のコンタクト４１とそのリー
ド９はこの実施例はＮ型にて電極リード９として
残存させることができた。またゲイト電極６は凸
状の第１の領域３の上面にわたつて存在しておら
ず、またその巾もフオトリソグラフイーで決めら
れる巾ではなく、被膜５の側面の厚さがチヤネル
長として決められるという特徴を有する。

この三角形状の層６はその巾が0.05〜2.0μｍ、
代表的には0.1〜1.5μｍを有し、さらにその高さ
も0.3〜2.5μｍ、代表的には0.4〜0.8μｍを有して
いる。特にこの巾は被膜５の膜厚とプラズマエツ
チングによるサイドエツチされた場合、そのエツ
チング時間、強度の関数であるが、電子ビーム露
光のような高度の技術を用いることなく0.05〜
1.0μｍの極短チヤネル（以下マイクロチヤネルと
いう）にして設けることができた。

この第２図Ｃにおいて、三角形状の層６は巾が
0.1〜1μｍという細さであるが、その層を設計の
必要に応じてフイールド絶縁物（第１の領域上で
はない）上にリードとして延在させる時、そのリ
ード巾を低いシート抵抗とするため１〜10μｍと
巾広に設け、同一基板に設けられた他のMIS.
FETの電極リードと連結したり、または他の電
極リード９と電気的に連結してもよいことはいう
までもない。またこの三角形状のゲイト電極の作
製に不要物をエツチングにより除去するのではな
く、陽極酸化、選択酸化法等の上方より酸化が進
行する方法により酸化をして、電気的に連結して
しまうことも有効である。

次に第２図Ｄに示されるごとく、イオン注入法
によりソースまたはドレインとして働く第２の領
域１３を三角形状の層６下の基板上部にその他端
を概略一致させて形成した。加えてこの領域とリ
ード９とをオーム接触させた。

するとこの第１および第２の領域１４，１３は
三角形状の層６の両端下にその両端を実質的に一
致したμチヤネルMIS.FETとすることができた。

また、電極、リード９とソースまたはドレイン
として作用する第２の領域１３とをオーム接触さ
せるため、電極下にはそれよりの不純物の拡散層
が50〜2000Åの深さで形成され、さらにキヤパシ
タの対抗電極である第１の領域３の下側の誘導膜
１５下にＮ型層またはキヤパシタの電荷により決
められる空乏層によるドレインまたはソースを構
成し、かつキヤパシタの電極となる不純物層１４
を設けることができる。

以上の実施例より明らかなごとく、本発明は三
角形状の層６を巾よりも高さ（厚さ）を実質的に
大きく、さらにその巾が0.1〜1μｍという小さい
ものにするこを可能にさせ、またそれと直列にキ
ヤパシタを連結して、1Tr／cellのダイナミツク
RAMのメモリセルを得ることができた。

さらにこのゲイト電極となる層６の厚さが大き
いため、ジオメトリカルには強度的に弱くなり、
また凹凸が大きくなりやすいため、それを電気的
には絶縁膜４にてアイソレイシヨンとし、さらに
力学的には凸状の第１の領域によりかからせるこ
とにより、補強されることができたことを特徴と
している。

第２図Ｄにおいて明らかなごとく、以上の作製
方法によつて第１の領域３，１４および第２の領
域１３を互いに三角形状の層６にて離間し、一方
をソース、他方をドレインとし、層６をゲイト電
極とする極短チヤネル（μチヤネル）型のMIS.
FETを作ることができた。加えてソースまたは
ドレインを構成する第１の領域３を一方の対抗電
極とし、絶縁膜１５をさらにその下側に電極１４
を構成せしめることにより作られたMIS.FETと
直列にキヤパシタ１５により1Tr／cellのメモリ
セルを設けたことを本発明の特徴としている。

さらにこのリード９，５に直角方向のリード１
０を層間絶縁物２５をPIQ等のポリイミド系の絶
縁物で形成した際、その上面の金属をフオトリソ
グライーにより選択除去または酸化をして形成
させることができた。

本発明はかかる１〜10GHzの周波数の応答速度
を有するμチヤネルMIS.FETの一方のソースま
たはドレインを直列に設けた第１の領域をキヤパ
シタの下側電極にそのまますることができたこと
を他の特徴としている。

第２図Ｅは第２図Ｄの縦断面図のMIS.FETと
キヤパシタをその番号を対応させて記号化したメ
モリセルを記したものである。

本発明の実施例は、導電型は基板をＰ型、チヤ
ネル領域１２をＮ型、第１および第２の領域１
３，１４をＮ型、ゲイト電極１６をＰ型とするい
わゆる多数キヤリアを用いたエンセンスメント型
μチヤネルMIS.FETである。

しかしゲイト電極もソース、ドレインと同じＮ
型としたデイプレツシヨン型の多数キヤリア使用
型のMIS.FETとしてもよい。

またチヤネル領域にＰ型、第１および第２の領
域にＮ型、ゲイト電極をＰまたはＮ型としたバル
クの少数キヤリヤを用いたそれぞれエンヘンスメ
ント型またはデイプレツシヨン型のMIS.FETと
してもよい。

第１図は基板に一つのMIS.FETと一つのキヤ
パシタにより1Tr／cellのダイナミツクRAMのメ
モリセルを形成させたものであるが、フイールド
絶縁物により離間した他部に他のMIS.FETを同
一基板に設けて複数個のMIS.FETを作るいわゆ
るLSI、VLSIにすることは本発明をさらに助長
させることができる。

以上の実施例はすべて1Tr／cellのRAMを作る
ことを目的としている。しかし本発明のプロセス
はそのすべてにおいて同様に、同一基板の他部に
増巾またはインバータ等のμチヤネルMIS.FET
を何等の余分のフオトマスクを加えることなく形
成することができる。このためメモリシステムま
たはロジツクシステムを作るにきわめて好都合で
あつた。

またキヤパシタの下側電極、上側電極および第
１の領域はすべて基板と同一主成分で形成された
シリコンフアミリーとして信頼性を向上させても
よい。また実施例４において、この上側に層間絶
縁物を介してAl等のリードを多層に形成させて
もよい。

本発明において、ゲイト電極を電気的にフロー
テイングとしてフローテイングゲイト型不揮発性
メモリを構成させてもよい。

以上の実施例において、第１の領域を構成する
材料または三角形状の層６を構成する材料は、Ｐ
またはＮ型の導電型を有する不純物をドープした
基板と同一主成分の材料例えば珪素を中心として
記した。

しかしそれらは珪素とMo、Ｗとの混合物また
は化合物（Mo₂Si、W₂Si）であつてもよく、ま
た真性、Ｐ型またはＮ型の半導体を多層構造にし
ても、また珪素のごとき半導体とMo、Ｗ、白金
またはその化合物との多層構造を有せしめてもよ
いことはいうまでもない。

また半導体基板は単結晶珪素を記した。しかし
GaAs、InP等の化合物半導体であつても、また
多結晶、アモルフアス、セミアモルフアス半導体
であつてもよいことはいうまでもない。

以上の実施例より明らかなごとく、本発明は従
来の一対の構造を有するソース、ドレインをゲイ
ト電極により互いに離間する構造ではなく、ソー
スまたはドレインを構成し得る第１の領域にその
細部が寄り掛かるようにして力学的に補強をした
ゲイト電極を有し、そのソースまたはドレインは
半導体基板上に設けられた。また他のソースおよ
びドレインはゲイトの一端部に概略一致して半導
体上部に設けられた構造を有し、その構造的な特
徴さらに0.1〜1μの周波数応答速度が１〜10GHz
を有する極短チヤネル（μチヤネル）MIS.FET
を電子ビーム露光等の技術を絶対必要条件として
用いることなく、実施せしめるという大きな特徴
を有する。

【図面の簡単な説明】

第１図は従来から知られたMIS.FETの縦断面
図を示す。第２図は本発明の実施例の製造工程お
よび構造を示すための縦断面図である。

Claims (1)

1. 【特許請求の範囲】 １ 半導体の一表面上に第１の絶縁膜を形成する
   工程と、該絶縁膜上に半導体または導体を有する
   被膜を形成する工程と、該被膜を選択的に除去し
   て凸状の第１の領域を形成し、該第１の領域と前
   期絶縁膜とによりコーナー部を設ける工程と、該
   第１の領域を覆つて第２の絶縁物を形成する工程
   と、前記第１の絶縁物および前記第２の絶縁物を
   覆つて導体または半導体よりなる層を形成する工
   程と、該層をサイドエツチおよびテーパエツチの
   極めて少ないまたは全くないエツチング方法を用
   いて選択エツチを行うことにより前記コーナー部
   に三角形状または縦型の角状の層を残存させて、
   ゲイト電極を形成する工程と、前記第１の領域に
   離間して該電極の一端下に概略一致して前記半導
   体上部にソースまたはドレインを構成する第２の
   領域を前記半導体上部に形成する工程とを有する
   ことを特徴とする半導体装置作製方法。 ２ 特許請求の範囲第１項において、選択エツチ
   が、マイクロ波により活性化させたエツチング用
   反応性気体を、0.1〜0.001torrの雰囲気で基板の
   上面より垂直方向に流して行われることを特徴と
   する半導体装置作製方法。