JPS64854B2 - - Google Patents
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- Publication number
- JPS64854B2 JPS64854B2 JP17066382A JP17066382A JPS64854B2 JP S64854 B2 JPS64854 B2 JP S64854B2 JP 17066382 A JP17066382 A JP 17066382A JP 17066382 A JP17066382 A JP 17066382A JP S64854 B2 JPS64854 B2 JP S64854B2
- Authority
- JP
- Japan
- Prior art keywords
- retransmission
- pulse
- period
- pulses
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/18—Circuits for visual indication of the result
- H03K21/20—Circuits for visual indication of the result using glow discharge lamps
Landscapes
- Measuring Volume Flow (AREA)
Description
【発明の詳細な説明】
本発明は、入力パルスにスケーリングを施した
後再発信パルスとして出力する再発信パルス発生
装置に関する。
後再発信パルスとして出力する再発信パルス発生
装置に関する。
一般にタービン流量計等のパルス発信式流量計
では、通過流体の単位容積当りのパルス数が、例
えば１当り12.42発というような区切りのよい
値でない。このため積算流量を求める場合等にお
いては、パルス発信式流量計からの入力パルスに
スケーリングを行い、例えば１当り10発という
ような単位パルスに変換して再発信することが行
われている。この場合従来は、入力パルスを与え
られたスケーリング定数Ｋ（例えば10／12.42）に
対して決められた原則にしたがつてできるだけ等
間隔（定周期）に近いように間引いて、例えば入
力パルスが1000発入力されたとき、再発信パルス
を805発出力するようになつている。このように
従来は等間隔に近いように間引いているだけなの
で、正確な等間隔性が保たれておらず、いわばリ
ツプルを含んだ信号になつている。リツプルは低
周波になる程大きい。したがつて、再発信パルス
を混合調節計のデマンドパルス（設定値）として
用いた場合は、制御出力のリツプルが大きく、安
定性が悪かつた。
では、通過流体の単位容積当りのパルス数が、例
えば１当り12.42発というような区切りのよい
値でない。このため積算流量を求める場合等にお
いては、パルス発信式流量計からの入力パルスに
スケーリングを行い、例えば１当り10発という
ような単位パルスに変換して再発信することが行
われている。この場合従来は、入力パルスを与え
られたスケーリング定数Ｋ（例えば10／12.42）に
対して決められた原則にしたがつてできるだけ等
間隔（定周期）に近いように間引いて、例えば入
力パルスが1000発入力されたとき、再発信パルス
を805発出力するようになつている。このように
従来は等間隔に近いように間引いているだけなの
で、正確な等間隔性が保たれておらず、いわばリ
ツプルを含んだ信号になつている。リツプルは低
周波になる程大きい。したがつて、再発信パルス
を混合調節計のデマンドパルス（設定値）として
用いた場合は、制御出力のリツプルが大きく、安
定性が悪かつた。
本発明の目的は、等間隔性にすぐれた再発信パ
ルスを連続的に発生できる再発信パルス発生装置
を実現するにある。
ルスを連続的に発生できる再発信パルス発生装置
を実現するにある。
本発明は、入力カウンタで入力パルスを計数
し、この計数値を測定周期毎に読取りスケール定
数を乗じて再発信パルス数を得るとともに、入力
パルス周期にスケール定数の逆数を乗じて基準再
発信パルス周期を算出し、この基準再発信パルス
周期の逆数にあらかじめ設定した再発信パルス起
動周期を乗じて基準再発信パルス数を得、再発信
パルス出力回路に設定する再発信パルス数が基準
再発信パルス数に係数を乗じた値になるように再
発信パルス周期を制御するようにして、上述の目
的を達成できる再発信パルス発生装置を実現した
ものである。
し、この計数値を測定周期毎に読取りスケール定
数を乗じて再発信パルス数を得るとともに、入力
パルス周期にスケール定数の逆数を乗じて基準再
発信パルス周期を算出し、この基準再発信パルス
周期の逆数にあらかじめ設定した再発信パルス起
動周期を乗じて基準再発信パルス数を得、再発信
パルス出力回路に設定する再発信パルス数が基準
再発信パルス数に係数を乗じた値になるように再
発信パルス周期を制御するようにして、上述の目
的を達成できる再発信パルス発生装置を実現した
ものである。
第１図は本発明装置の一実施例を示すブロツク
図である。図において、１は入力パルスPiを計数
する入力カウンタ、２は再発信パルス数演算回
路、３はバツフアレジスタ、４は入力パルス周期
検出回路、５は基準再発信パルス周期演算回路、
６は基準再発信パルス数演算回路、７は設定回
路、８は正規化回路、９はPI演算回路で、PI演
算部ΔPIと加算部Σとからなり速度形のPI演算を
行うものが例示されている。１０は再発信パルス
周期演算回路、１１は再発信パルス出力回路で、
パルス周期およびパルス数が設定されると、再発
信パルスPoを設定された周期で設定された数だ
け出力するとともに、出力し終えると再発信パル
スエンド信号Peを発生するものである。
図である。図において、１は入力パルスPiを計数
する入力カウンタ、２は再発信パルス数演算回
路、３はバツフアレジスタ、４は入力パルス周期
検出回路、５は基準再発信パルス周期演算回路、
６は基準再発信パルス数演算回路、７は設定回
路、８は正規化回路、９はPI演算回路で、PI演
算部ΔPIと加算部Σとからなり速度形のPI演算を
行うものが例示されている。１０は再発信パルス
周期演算回路、１１は再発信パルス出力回路で、
パルス周期およびパルス数が設定されると、再発
信パルスPoを設定された周期で設定された数だ
け出力するとともに、出力し終えると再発信パル
スエンド信号Peを発生するものである。
このように構成した本発明装置の動作を第２図
のタイムチヤートを用いて以下に説明する。第２
図において、イは正常状態のときのタイムチヤー
トで、ロは周期が早くなり過ぎたときのタイムチ
ヤートである。まず、再発信パルス数演算回路２
は測定周期Δt毎に入力カウンタ１の計数値を読
取りスケール定数Ｋを乗じて再発信パルス数Ni
を出力する。この再発信パルス数Niはバツフア
レジスタ３で加算される。一方入力パルス周期検
出回路４は、測定周期毎に入力カウンタ１の計数
値から入力パルスPiの周期Tiを検出して基準再
発信パルス周期演算回路５に与え、入力周期Ti
にスケール定数の逆数１／Ｋが乗ぜられ、基準再
発信パルス周期Tsが算出される。その値は測定
周期毎に更新される。この基準再発信パルス周期
Tsが基準再発信パルス数演算回路６に加えられ、
Tsの逆数にあらかじめ設定した再発信パルス起
動周期（例えば測定周期と同じ周期）Taを乗じ
て基準再発信パルス数Nsを出力する。この基準
再発信パルス数Nsが設定回路７に加えられ、あ
らかじめ設定した係数ｎを乗じて設定値SVを出
力する。ここで、係数ｎを乗じているのはSVに
位相遅れを持たせ、バツフアレジスタ３に溜めを
設けることによつて、第２図ロに示すように周期
が早くなり過ぎたときの待ち時間TLによる出力
リツプルが、安定状態で出ないようにするためで
ある。なおｎを大きくすると位相遅れが大きくな
るので、本実施例ではｎ＝２として、SVを１周
期遅れにし、バツフアレジスタ３に１周期分の溜
めを設けてある。この設定値SVと測定値PVであ
るバツフアレジスタ３の内容Ｎとの差が正規化回
路８に加えられ、 eo＝nNs−Ｎ／Ns (1) なる正規化演算を行つた後、PI演算回路９に加
えられる。PI演算回路９は正規化回路８の出力eo
に、比例ゲインをKp、積分時間をKIとして、演
算部ΔPIで、 Δα＝Kp｛（eo−eo―1）＋KIeo｝ (2) なる演算を行い、その結果Δαが加算部Σに与え
られ、速度形のPI演算を行う。ところで、SV値
nNsとPV値Ｎとの差を正規化回路８で正規化演
算を行つた後PI演算延回路９に加えているのは、
周波数によつてΔαが変らないようにするためで
ある。PI演算回路９の出力αが再発信パルス周
期演算回路１０に与えられ、基準再発信パルス周
期Tsとの間で、 Tj＝Ts（１−α） (3) なる演算が行われ、再発信パルス周期Tjが算出
される。すなわち、再発信パルス周期Tjは再発
信パルス数が基準再発信パルス数Nsになるよう
にαが制御される。この再発信パルス周期Tjと
バツフアレジスタ３からの再発信パルス数Njが
再発信パルス出力回路１１に再発信パルスエンド
信号Peに同期して設定される。このときバツフ
アレジスタ３からの再発信パルス数Njの設定は
バツフアレジスタ３に格納されている再発信パル
ス数Ｎと、基準再発信パルス数Nsとを比較して、
ＮNsであればNj＝Ｎとなり、Ｎ＞Nsであれば
Nj＝Nsとなる。再発信パルス出力回路１１は再
発信パルスPoを設定された周期で設定された数
だけ出力し終えると、再発信パルスエンド信号
Peを出力する。再発信パルスエンド信号Peがバ
ツフアレジスタ３および再発信パルス周期演算回
路１０に与えられ、次に出力する再発信パルスの
周期Tjおよびパルス数Njを再発信パルス出力回
路１１に設定させ、同様な手順で連続的にパルス
周期を変化させながら、再発信パルスPoの発生
を続ける。具体的には第２図イに示すようにｌ番
目にサンプリングした入力パルスPiの処理が終了
した後、ｌ＋１番目の周期にｌ−１番目の入力パ
ルスに対する再発信エンドが来るように制御され
る。
のタイムチヤートを用いて以下に説明する。第２
図において、イは正常状態のときのタイムチヤー
トで、ロは周期が早くなり過ぎたときのタイムチ
ヤートである。まず、再発信パルス数演算回路２
は測定周期Δt毎に入力カウンタ１の計数値を読
取りスケール定数Ｋを乗じて再発信パルス数Ni
を出力する。この再発信パルス数Niはバツフア
レジスタ３で加算される。一方入力パルス周期検
出回路４は、測定周期毎に入力カウンタ１の計数
値から入力パルスPiの周期Tiを検出して基準再
発信パルス周期演算回路５に与え、入力周期Ti
にスケール定数の逆数１／Ｋが乗ぜられ、基準再
発信パルス周期Tsが算出される。その値は測定
周期毎に更新される。この基準再発信パルス周期
Tsが基準再発信パルス数演算回路６に加えられ、
Tsの逆数にあらかじめ設定した再発信パルス起
動周期（例えば測定周期と同じ周期）Taを乗じ
て基準再発信パルス数Nsを出力する。この基準
再発信パルス数Nsが設定回路７に加えられ、あ
らかじめ設定した係数ｎを乗じて設定値SVを出
力する。ここで、係数ｎを乗じているのはSVに
位相遅れを持たせ、バツフアレジスタ３に溜めを
設けることによつて、第２図ロに示すように周期
が早くなり過ぎたときの待ち時間TLによる出力
リツプルが、安定状態で出ないようにするためで
ある。なおｎを大きくすると位相遅れが大きくな
るので、本実施例ではｎ＝２として、SVを１周
期遅れにし、バツフアレジスタ３に１周期分の溜
めを設けてある。この設定値SVと測定値PVであ
るバツフアレジスタ３の内容Ｎとの差が正規化回
路８に加えられ、 eo＝nNs−Ｎ／Ns (1) なる正規化演算を行つた後、PI演算回路９に加
えられる。PI演算回路９は正規化回路８の出力eo
に、比例ゲインをKp、積分時間をKIとして、演
算部ΔPIで、 Δα＝Kp｛（eo−eo―1）＋KIeo｝ (2) なる演算を行い、その結果Δαが加算部Σに与え
られ、速度形のPI演算を行う。ところで、SV値
nNsとPV値Ｎとの差を正規化回路８で正規化演
算を行つた後PI演算延回路９に加えているのは、
周波数によつてΔαが変らないようにするためで
ある。PI演算回路９の出力αが再発信パルス周
期演算回路１０に与えられ、基準再発信パルス周
期Tsとの間で、 Tj＝Ts（１−α） (3) なる演算が行われ、再発信パルス周期Tjが算出
される。すなわち、再発信パルス周期Tjは再発
信パルス数が基準再発信パルス数Nsになるよう
にαが制御される。この再発信パルス周期Tjと
バツフアレジスタ３からの再発信パルス数Njが
再発信パルス出力回路１１に再発信パルスエンド
信号Peに同期して設定される。このときバツフ
アレジスタ３からの再発信パルス数Njの設定は
バツフアレジスタ３に格納されている再発信パル
ス数Ｎと、基準再発信パルス数Nsとを比較して、
ＮNsであればNj＝Ｎとなり、Ｎ＞Nsであれば
Nj＝Nsとなる。再発信パルス出力回路１１は再
発信パルスPoを設定された周期で設定された数
だけ出力し終えると、再発信パルスエンド信号
Peを出力する。再発信パルスエンド信号Peがバ
ツフアレジスタ３および再発信パルス周期演算回
路１０に与えられ、次に出力する再発信パルスの
周期Tjおよびパルス数Njを再発信パルス出力回
路１１に設定させ、同様な手順で連続的にパルス
周期を変化させながら、再発信パルスPoの発生
を続ける。具体的には第２図イに示すようにｌ番
目にサンプリングした入力パルスPiの処理が終了
した後、ｌ＋１番目の周期にｌ−１番目の入力パ
ルスに対する再発信エンドが来るように制御され
る。
また１回の再発信パルス数の最大値をNsとし
ているので、入力パルス数が急激に増え一時的に
バツフアレジスタ３の内容Ｎが大きくなつても、
短かい周期で再発信エンドして、周期をその都度
短かくしてゆき大き過ぎる分を速くはき出すこと
ができる。１回の再発信パルス数の最大値を制限
しない場合には、バツフアレジスタ３の内容が大
きくなると、その数分パルスが出力されるまで周
期を変えることができず、大き過ぎる分のはき出
しに時間がかかる。
ているので、入力パルス数が急激に増え一時的に
バツフアレジスタ３の内容Ｎが大きくなつても、
短かい周期で再発信エンドして、周期をその都度
短かくしてゆき大き過ぎる分を速くはき出すこと
ができる。１回の再発信パルス数の最大値を制限
しない場合には、バツフアレジスタ３の内容が大
きくなると、その数分パルスが出力されるまで周
期を変えることができず、大き過ぎる分のはき出
しに時間がかかる。
以上説明したように本発明においては、入力パ
ルス周期およびスケール定数の逆数とから算出し
て得た基準再発信パルス周期と、あらかじめ設定
された再発信パルス起動周期とによつて基準再発
信パルス数を算出し、入力パルス数およびスケー
ル定数とから得た再発信パルス数が前記基準再発
信パルス数になるように再発信パルス周期を制御
しているので、等間隔性にすぐれた再発信パルス
を連続的に発生できる再発信パルス発生装置が得
られる。
ルス周期およびスケール定数の逆数とから算出し
て得た基準再発信パルス周期と、あらかじめ設定
された再発信パルス起動周期とによつて基準再発
信パルス数を算出し、入力パルス数およびスケー
ル定数とから得た再発信パルス数が前記基準再発
信パルス数になるように再発信パルス周期を制御
しているので、等間隔性にすぐれた再発信パルス
を連続的に発生できる再発信パルス発生装置が得
られる。
なお第１図に一点鎖線で囲まれた再発信パルス
数演算回路２、バツフアレジスタ３、入力パルス
周期検出回路４、基準再発信パルス周期演算回路
５、基準再発信パルス数演算回路６、設定回路
７、正規化回路８、PI演算回路９および再発信
パルス周期演算回路１０としては、マイクロコン
ピユータを用い、これらの機能をソフトウエアの
プログラムで実現してもよい。この場合再発信パ
ルス出力回路１１からの再発信パルスエンド信号
Peでマイクロコンピユータに割込をかけること
になる。
数演算回路２、バツフアレジスタ３、入力パルス
周期検出回路４、基準再発信パルス周期演算回路
５、基準再発信パルス数演算回路６、設定回路
７、正規化回路８、PI演算回路９および再発信
パルス周期演算回路１０としては、マイクロコン
ピユータを用い、これらの機能をソフトウエアの
プログラムで実現してもよい。この場合再発信パ
ルス出力回路１１からの再発信パルスエンド信号
Peでマイクロコンピユータに割込をかけること
になる。
第１図は本発明装置の一実施例を示すブロツク
線図、第２図はその動作説明のためのタイムチヤ
ートである。 １…入力カウンタ、２…再発信パルス数演算回
路、３…バツフアレジスタ、４…入力パルス周期
検出回路、５…基準再発信パルス周期演算回路、
６…基準再発信パルス数演算回路、７…設定回
路、８…正規化回路、９…PI演算回路、１０…
再発信パルス周期演算回路、１１…再発信パルス
周期演算回路。
線図、第２図はその動作説明のためのタイムチヤ
ートである。 １…入力カウンタ、２…再発信パルス数演算回
路、３…バツフアレジスタ、４…入力パルス周期
検出回路、５…基準再発信パルス周期演算回路、
６…基準再発信パルス数演算回路、７…設定回
路、８…正規化回路、９…PI演算回路、１０…
再発信パルス周期演算回路、１１…再発信パルス
周期演算回路。
Claims (1)
- １ 入力パルスを計数する入力カウンタと、この
入力カウンタの計数値を測定周期毎に読取りスケ
ール定数を乗じて再発信パルス数を演算する再発
信パルス数演算回路と、この再発信パルス数演算
回路の出力を加算するバツフアレジスタと、前記
入力カウンタの計数値を測定周期毎に読取り入力
パルス周期を演算し、この入力パルス周期に前記
スケール定数の逆数を乗じて基準再発信パルス周
期を得る周期検出回路と、この基準再発信パルス
周期とあらかじめ定めた再発信パルス起動周期と
から基準再発信パルス数を得る基準再発信パルス
数演算回路と、この基準再発信パルス数にあらか
じめ設定した係数を乗じた値を設定値とし、前記
バツフアレジスタの内容を測定値としてPI演算
回路でPI演算を行い、前記バツフアレジスタの
内容が前記基準再発信パルス数に係数を乗じた値
になるように再発信パルス周期を制御する手段
と、この再発信パルス周期が設定され、前記バツ
フアレジスタの内容および前記基準再発信パルス
数とから再発信パルス数が設定されて再発信パル
スを出力する再発信パルス出力回路とを有した再
発信パルス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17066382A JPS5961227A (ja) | 1982-09-29 | 1982-09-29 | 再発信パルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17066382A JPS5961227A (ja) | 1982-09-29 | 1982-09-29 | 再発信パルス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961227A JPS5961227A (ja) | 1984-04-07 |
| JPS64854B2 true JPS64854B2 (ja) | 1989-01-09 |
Family
ID=15909061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17066382A Granted JPS5961227A (ja) | 1982-09-29 | 1982-09-29 | 再発信パルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961227A (ja) |
-
1982
- 1982-09-29 JP JP17066382A patent/JPS5961227A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5961227A (ja) | 1984-04-07 |
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