JPH034933B2 - - Google Patents
Info
- Publication number
- JPH034933B2 JPH034933B2 JP56206678A JP20667881A JPH034933B2 JP H034933 B2 JPH034933 B2 JP H034933B2 JP 56206678 A JP56206678 A JP 56206678A JP 20667881 A JP20667881 A JP 20667881A JP H034933 B2 JPH034933 B2 JP H034933B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flops
- output
- gate
- gates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は２組のデジタル入力を比較するデジタ
ル比較回路に関する。
ル比較回路に関する。
一般にI2L（集積注入論理回路）ゲートは、その
等価回路を第１図ａに示すようにPNP形トラン
ジスタQ1と、NPN形トランジスタQ2との複合構
造となつている。すなわち、トランジスタQ1は、
エミツタに外部回路からインジエクタ電流Iinjが
供給され、ベースが接地され、コレクタがトラン
ジスタQ2のベースに接続される。そして、この
トランジスタQ2のベースには、上記トランジス
タQ1からのインジエクタ電流のほか入力信号IN
が供給される。このトランジスタQ2はマルチコ
レクタを有するトランジスタで、入力信号INの
反転出力が各コレクタから出力信号OUT１〜
OUT３として得られる。第１図ｂは上記I2L回路
を記号で表わしたもので、説明の簡略化のために
入出力信号IN，OUTのみで示し、インジエクタ
および接地電源についての説明は省略する。
等価回路を第１図ａに示すようにPNP形トラン
ジスタQ1と、NPN形トランジスタQ2との複合構
造となつている。すなわち、トランジスタQ1は、
エミツタに外部回路からインジエクタ電流Iinjが
供給され、ベースが接地され、コレクタがトラン
ジスタQ2のベースに接続される。そして、この
トランジスタQ2のベースには、上記トランジス
タQ1からのインジエクタ電流のほか入力信号IN
が供給される。このトランジスタQ2はマルチコ
レクタを有するトランジスタで、入力信号INの
反転出力が各コレクタから出力信号OUT１〜
OUT３として得られる。第１図ｂは上記I2L回路
を記号で表わしたもので、説明の簡略化のために
入出力信号IN，OUTのみで示し、インジエクタ
および接地電源についての説明は省略する。
ところで、このI2Lゲートを使つてフリツプフ
ロツプからの信号を入力とする排他的論理
（ExOR）回路を作成すると、２ゲートあるいは
３ゲートという少ない素子数で出来ることがわか
つている。これはI2Lゲートがオープンコレクタ
構造であり、出力端子同志を接続するとワイヤー
ドアンド機能を有することを利用している。さら
に、フリツプフロツプからの入力信号を扱う場合
には正、反転の両方の入力信号が得られるので素
子数の減少に効果がある。このようなフリツプフ
ロツプの一例として第２図にI2Lゲートを用いた
公知のＴ型フリツプフロツプの回路図を示す。タ
イミングパルスＴを受けるゲートG1と、このゲ
ートG1からの出力信号を入力するたすきがけさ
れた２組のゲートG2，G3およびゲートG4，G5
と、これらのゲートG3，G4からの出力信号を受
け入れてフリツプフロツプ出力Ｑ，をそれぞれ
出力するたすきがけ接続されたゲートG6，G7を
有している。
ロツプからの信号を入力とする排他的論理
（ExOR）回路を作成すると、２ゲートあるいは
３ゲートという少ない素子数で出来ることがわか
つている。これはI2Lゲートがオープンコレクタ
構造であり、出力端子同志を接続するとワイヤー
ドアンド機能を有することを利用している。さら
に、フリツプフロツプからの入力信号を扱う場合
には正、反転の両方の入力信号が得られるので素
子数の減少に効果がある。このようなフリツプフ
ロツプの一例として第２図にI2Lゲートを用いた
公知のＴ型フリツプフロツプの回路図を示す。タ
イミングパルスＴを受けるゲートG1と、このゲ
ートG1からの出力信号を入力するたすきがけさ
れた２組のゲートG2，G3およびゲートG4，G5
と、これらのゲートG3，G4からの出力信号を受
け入れてフリツプフロツプ出力Ｑ，をそれぞれ
出力するたすきがけ接続されたゲートG6，G7を
有している。
従来、フリツプフロツプの出力信号を比較して
信号処理するデジタル比較回路として、対応する
フリツプフロツプの正転出力どおしを利用して回
路を構成する技術を示すものとして、特開昭55−
91161号公報等が知られているが、かなり多くの
素子数を必要とし、チツプ占有面積が大きくなる
といつた不都合があつた。
信号処理するデジタル比較回路として、対応する
フリツプフロツプの正転出力どおしを利用して回
路を構成する技術を示すものとして、特開昭55−
91161号公報等が知られているが、かなり多くの
素子数を必要とし、チツプ占有面積が大きくなる
といつた不都合があつた。
本発明は上記の事情に鑑みてなされたもので、
I2Lゲートで構成された２組のｎ個のフリツプフ
ロツプにおける異なる組の互いに対応するフリツ
プフロツプの相補出力端子同志を結線してｎ対の
I2Lゲートの各入力端に接続し、各対のI2Lゲート
の出力端子同志を結線し、各ゲート対の出力端子
を共通結線して出力ゲートの入力端に接続するこ
とによつて、素子数の大幅な減少と回路のコンパ
クト化を図り得るデジタル比較回路を提供するこ
とを目的とする。
I2Lゲートで構成された２組のｎ個のフリツプフ
ロツプにおける異なる組の互いに対応するフリツ
プフロツプの相補出力端子同志を結線してｎ対の
I2Lゲートの各入力端に接続し、各対のI2Lゲート
の出力端子同志を結線し、各ゲート対の出力端子
を共通結線して出力ゲートの入力端に接続するこ
とによつて、素子数の大幅な減少と回路のコンパ
クト化を図り得るデジタル比較回路を提供するこ
とを目的とする。
以下、図面を参照して本発明の一実施例を説明
する。第３図に示すデジタル比較回路は、フリツ
プフロツプからの入力信号を比較して全ての信号
が一致した時のみローレベルの出力信号を出す４
ビツトのデジタル比較回路である。図において、
FF11〜FF14，FF21〜FF24は前述の第２図に示し
たようなI2Lゲートを用いて構成されたオープン
コレクタ出力形式の２組のフリツプフロツプであ
る。そして、フリツプフロツプFF11〜FF14の４
ビツトの出力信号A1〜A4とフリツプフロツプ
FF21〜FF24の４ビツトの出力信号B1〜B4を比較
するため、それぞれ対をなすI2LゲートG11，G12，
G21，G22，G31，G32，G41，G42が設けられてい
る。上記２組の４個のフリツプフロツプFF11〜
FF14，フリツプフロツプFF21〜FF24は、出力A1
と1というように異なる組の互いに対応するフ
リツプフロツプの互いに相補となる出力端同志が
それぞれ結線されてワイヤードアンド機能が持た
されている。そして、I2LゲートG11の入力信号は
Ａ1・B1となり、ゲートG12の入力信号はA1・
１、ゲートG21の入力信号は2・B2、ゲートG22の
入力信号はA2・2、ゲートG31の入力信号は
３・B3、ゲートG32の入力信号は3・B3、ゲート
G41の入力信号は4・B4、ゲートG42の入力信号
はA4・4となる。これらのゲートのうち対をな
すゲートG11，G12、ゲートG21，G22、ゲート
G31，G32、ゲートG41，G42はそれぞれ出力端同
志が結線接続され、これらの接続点は出力端が比
較出力端子OUTに接続される出力ゲートGOUTの
入力端に共通接続されている。この出力ゲート
GOUTの入力端には各ゲート対からの論理積信号が
加わるが、出力端子OUTにはドモルガンの定理
により下記に示すような論理和の出力信号OUT
が得られる。
する。第３図に示すデジタル比較回路は、フリツ
プフロツプからの入力信号を比較して全ての信号
が一致した時のみローレベルの出力信号を出す４
ビツトのデジタル比較回路である。図において、
FF11〜FF14，FF21〜FF24は前述の第２図に示し
たようなI2Lゲートを用いて構成されたオープン
コレクタ出力形式の２組のフリツプフロツプであ
る。そして、フリツプフロツプFF11〜FF14の４
ビツトの出力信号A1〜A4とフリツプフロツプ
FF21〜FF24の４ビツトの出力信号B1〜B4を比較
するため、それぞれ対をなすI2LゲートG11，G12，
G21，G22，G31，G32，G41，G42が設けられてい
る。上記２組の４個のフリツプフロツプFF11〜
FF14，フリツプフロツプFF21〜FF24は、出力A1
と1というように異なる組の互いに対応するフ
リツプフロツプの互いに相補となる出力端同志が
それぞれ結線されてワイヤードアンド機能が持た
されている。そして、I2LゲートG11の入力信号は
Ａ1・B1となり、ゲートG12の入力信号はA1・
１、ゲートG21の入力信号は2・B2、ゲートG22の
入力信号はA2・2、ゲートG31の入力信号は
３・B3、ゲートG32の入力信号は3・B3、ゲート
G41の入力信号は4・B4、ゲートG42の入力信号
はA4・4となる。これらのゲートのうち対をな
すゲートG11，G12、ゲートG21，G22、ゲート
G31，G32、ゲートG41，G42はそれぞれ出力端同
志が結線接続され、これらの接続点は出力端が比
較出力端子OUTに接続される出力ゲートGOUTの
入力端に共通接続されている。この出力ゲート
GOUTの入力端には各ゲート対からの論理積信号が
加わるが、出力端子OUTにはドモルガンの定理
により下記に示すような論理和の出力信号OUT
が得られる。
OUT＝1・B1＋A1・1＋2B2＋A2・2＋
Ａ3・B3＋A3・3＋4・B4＋A4・4
…(1) 上記(1)式を一般式で表わすと、 OUT＝ 〓i ｉ・Bi＋ΣAi・ｉ …(2) となる。
Ａ3・B3＋A3・3＋4・B4＋A4・4
…(1) 上記(1)式を一般式で表わすと、 OUT＝ 〓i ｉ・Bi＋ΣAi・ｉ …(2) となる。
(1) 上記回路において、２組のフリツプフロツプ
の出力が等しい場合、つまり出力がA1＝B1，
A2＝B2，A3＝B3，A4＝B4でAi＝Biの時、出
力信号OUTは“０”となる。
の出力が等しい場合、つまり出力がA1＝B1，
A2＝B2，A3＝B3，A4＝B4でAi＝Biの時、出
力信号OUTは“０”となる。
つまり、２組のフリツプフロツプからの入力
が等しい場合には出力信号OUTはローレベル
“０”となる。
が等しい場合には出力信号OUTはローレベル
“０”となる。
(2) 上記(1)項以外の場合、つまりAi≠Biの時、
出力信号OUTは OUT＝ 〓i （ｉ・Bi＋Ai・ｉ） …(4) となる。ここでｉ＝１〜４であるが、入力Ai，
Biの内すくなくともいずれか１つが異なつてい
る場合、異なつている項の入力をAj，Bjで表わ
すと、ｊ＝Bj，Aj＝ｊであり、 Aj・Bj＋Aj・Bj ＝Aj・Aj＝１ …(5) となり、異なつているｊ番号の項（つまりｊ＝１
〜４のいずれか１つ）で“１”となり、出力信号
OUTはハイレベル“１”となる。
出力信号OUTは OUT＝ 〓i （ｉ・Bi＋Ai・ｉ） …(4) となる。ここでｉ＝１〜４であるが、入力Ai，
Biの内すくなくともいずれか１つが異なつてい
る場合、異なつている項の入力をAj，Bjで表わ
すと、ｊ＝Bj，Aj＝ｊであり、 Aj・Bj＋Aj・Bj ＝Aj・Aj＝１ …(5) となり、異なつているｊ番号の項（つまりｊ＝１
〜４のいずれか１つ）で“１”となり、出力信号
OUTはハイレベル“１”となる。
つまり、上記デジタル比較回路では、２組のフ
リツプフロツプからの入力Ａ，Ｂが全て等しい場
合のみ出力OUTはローレベルとなり、その他の
場合には出力OUTはハイレベルとなる。
リツプフロツプからの入力Ａ，Ｂが全て等しい場
合のみ出力OUTはローレベルとなり、その他の
場合には出力OUTはハイレベルとなる。
第４図は第３図のデジタル比較回路のI2Lゲー
ト部の具体例を示している。
ト部の具体例を示している。
なお、上記実施例では、４ビツトデジタル比較
回路で説明しているが、本発明はｎビツトの回路
にも適用できるものである。
回路で説明しているが、本発明はｎビツトの回路
にも適用できるものである。
以上説明したように本発明よれば、I2Lゲート
で構成されたオープンコレクタ出力形式の２組の
ｎ個のフリツプフロツプを用い、異なる組の対応
するフリツプフロツプの相補出力端子同志を結線
してｎ対のI2Lゲートの各入力端に接続し、各対
のI2Lゲートの出力端子同志を結線し、各ゲート
対のI2Lゲートの出力端子を共通結線して出力ゲ
ートの入力端に接続することによつて、素子数の
大幅な減少と回路のコンパクト化を図り得るデジ
タル比較回路が提供できる。
で構成されたオープンコレクタ出力形式の２組の
ｎ個のフリツプフロツプを用い、異なる組の対応
するフリツプフロツプの相補出力端子同志を結線
してｎ対のI2Lゲートの各入力端に接続し、各対
のI2Lゲートの出力端子同志を結線し、各ゲート
対のI2Lゲートの出力端子を共通結線して出力ゲ
ートの入力端に接続することによつて、素子数の
大幅な減少と回路のコンパクト化を図り得るデジ
タル比較回路が提供できる。
第１図ａはI2Lゲートの回路構成図、第１図ｂ
はI2Lゲートの記号図、第２図はI2Lゲートを用い
たＴ型フリツプフロツプの回路構成図、第３図は
本発明の一実施例に係る４ビツトのデジタル比較
回路の構成図、第４図は第３図のI2Lゲート部の
具体例を示す回路構成図である。 FF11〜FF14，FF22〜FF24……フリツプフロツ
プ、G11，G12，G21，G22，G31，G32，G41，G42，
GOUT……I2Lゲート、OUT……出力端子。
はI2Lゲートの記号図、第２図はI2Lゲートを用い
たＴ型フリツプフロツプの回路構成図、第３図は
本発明の一実施例に係る４ビツトのデジタル比較
回路の構成図、第４図は第３図のI2Lゲート部の
具体例を示す回路構成図である。 FF11〜FF14，FF22〜FF24……フリツプフロツ
プ、G11，G12，G21，G22，G31，G32，G41，G42，
GOUT……I2Lゲート、OUT……出力端子。
Claims (1)
- １ 集積注入論理回路I2Lゲートを用いて形成さ
れオープンコレクタ出力を有する２群のｎ個のフ
リツプフロツプにおける異なる群の互いに対応す
るフリツプフロツプ同志の相補オープンコレクタ
出力端をそれぞれ結線してワイヤードアンド接続
とし、これらワイヤードアンド接続点にその入力
端がそれぞれ接続される１組のｎ個のI2Lゲート
と、これら１組の対応するI2Lゲートのオープン
コレクタ出力端を結線してワイヤードノア接続と
し、これらワイヤードノア接続点が共通にその入
力端に接続され、そのオープンコレクタ出力端が
外部伝達のための出力端子に接続される反転用の
出力I2Lゲートとを具備し、前記２群の対応する
ｎ個のフリツプフロツプのオープンコレクタ出力
を比較し、これら対応するフリツプフロツプのオ
ープンコレクタ出力が同一の時のみ前記出力端子
に所定レベルの信号を得るようにしてなることを
特徴とするデジタル比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20667881A JPS58107953A (ja) | 1981-12-21 | 1981-12-21 | デジタル比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20667881A JPS58107953A (ja) | 1981-12-21 | 1981-12-21 | デジタル比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58107953A JPS58107953A (ja) | 1983-06-27 |
| JPH034933B2 true JPH034933B2 (ja) | 1991-01-24 |
Family
ID=16527295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20667881A Granted JPS58107953A (ja) | 1981-12-21 | 1981-12-21 | デジタル比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107953A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61193515A (ja) * | 1985-02-21 | 1986-08-28 | Nec Corp | 一致検出回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4898738A (ja) * | 1972-03-28 | 1973-12-14 |
-
1981
- 1981-12-21 JP JP20667881A patent/JPS58107953A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58107953A (ja) | 1983-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4160173A (en) | Logic circuit with two pairs of cross-coupled nand/nor gates | |
| JPH034933B2 (ja) | ||
| US4297591A (en) | Electronic counter for electrical digital pulses | |
| US4085341A (en) | Integrated injection logic circuit having reduced delay | |
| US4355246A (en) | Transistor-transistor logic circuit | |
| JPH0247135B2 (ja) | ||
| US4888499A (en) | Three input exclusive OR-NOR gate circuit | |
| US5272461A (en) | Coding circuit | |
| JPS6216690Y2 (ja) | ||
| JP2748765B2 (ja) | 多数決回路 | |
| JPS6025613Y2 (ja) | パリテイ検出回路 | |
| JPS63261420A (ja) | デイジタル・コンパレ−タ | |
| JPS58114237A (ja) | 全加算器 | |
| JPS63293853A (ja) | 集積回路 | |
| US3509365A (en) | Anticoincidence circuit | |
| JPH0736280B2 (ja) | シフトレジスタ | |
| KR900006412B1 (ko) | 카운터를 사용한 테스트 논리회로 | |
| JPS6390236A (ja) | 誤り率劣化警報回路 | |
| JPS6323686B2 (ja) | ||
| JPS5826697B2 (ja) | リングカウンタ | |
| JP2553568B2 (ja) | 半導体集積装置 | |
| JPS639770B2 (ja) | ||
| JPS59101532U (ja) | 多数決論理回路 | |
| JPH01233750A (ja) | マルチプレクサ | |
| JPS5915529B2 (ja) | 論理回路 |