JPH0467436B2 - - Google Patents
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- JPH0467436B2 JPH0467436B2 JP60283744A JP28374485A JPH0467436B2 JP H0467436 B2 JPH0467436 B2 JP H0467436B2 JP 60283744 A JP60283744 A JP 60283744A JP 28374485 A JP28374485 A JP 28374485A JP H0467436 B2 JPH0467436 B2 JP H0467436B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は直流電圧を交流電圧に変換するイン
バータ回路に係り、特に回路内のサージ電圧を防
止し、配線を単純化する構成に関するものであ
る。[Detailed Description of the Invention] [Field of Industrial Application] This invention relates to an inverter circuit that converts DC voltage to AC voltage, and particularly relates to a configuration that prevents surge voltage in the circuit and simplifies wiring. .
一般に半導体スイツチング素子などの電子部品
が用いられた電気回路においては、スイツチング
素子によるスイツチング動作によつて回路内にサ
ージ電圧が発生する。第1図は一般的なトランジ
スタによるスイツチング回路図である。図におい
て1はトランジスタ、2はインダクタンス、3は
抵抗である。トランジスタ1をオンし電流を通電
し、トランジスタ1をオフして電流を遮断する場
合、回路内にサージ電圧が発生する。第2図aは
電流波形のグラフ図、第2図bは電圧波形のグラ
フ図で、上記第1図によるサージ電圧の発生は第
2図bに示すごとくLdi/dtによるサージ電圧が発
生し、このためしばしばトランジスタ1などの半
導体スイツチのスイツチング動作を困難なものと
していた。またときには半導体スイツチを破壊さ
せる要因となることもあつた。この為、これを防
ぐために回路内にインダクタンス2を低減しサー
ジ電圧を低減させる方法がとられている。インバ
ータ回路における例として直流入力線の正側およ
び負側入力線とによつて絶縁体を介し交流出力線
がはさまれた導体が用いられている。
2. Description of the Related Art Generally, in an electric circuit using electronic components such as semiconductor switching elements, a surge voltage is generated in the circuit due to switching operations by the switching elements. FIG. 1 is a switching circuit diagram using a general transistor. In the figure, 1 is a transistor, 2 is an inductance, and 3 is a resistor. When transistor 1 is turned on to conduct current and transistor 1 is turned off to cut off the current, a surge voltage is generated in the circuit. Figure 2a is a graph of the current waveform, and Figure 2b is a graph of the voltage waveform.The generation of the surge voltage according to Figure 1 above is caused by the generation of surge voltage due to Ldi/dt, as shown in Figure 2b. This often makes switching operations of semiconductor switches such as transistor 1 difficult. In addition, it sometimes became a factor that destroyed semiconductor switches. Therefore, in order to prevent this, a method is used to reduce the surge voltage by reducing the inductance 2 in the circuit. As an example of an inverter circuit, a conductor is used in which an AC output line is sandwiched between a positive side input line and a negative side input line of a DC input line via an insulator.
第5図は従来の半導体スイツチング素子を有す
る3相のインバータ回路図であり、図において、
直流側給電線の正側P線4と負側N線5と、直流
フイルタコンデンサC6を備えている。U相のイ
ンバータスタツク7、V相のインバータスタツク
8、W相のインバータスタツク9と直流側給電線
側とはラミネートバー10,11,12によつて
それぞれ接続されている。そしてラミネートバー
10,11,12はそれぞれU相の交流出力線U
13、V相の交流出力線V14、W相の交流出力
線W15をそれぞれ正側P線4と負側N線5とに
よつてはさみラミネートしたものである。各相の
交流出力線であるU相の交流出力線U13、V相
の交流出力線V14、W相の交流出力線W15は
それぞれ直流側に引き出されている。そしてU相
のインバータスタツク7にはトランジスタTR11
6、トランジスタTR217、V相のインバータス
タツク8にはトランジスタTR318、トランジス
タTR419、W相のインバータスタツク9にはト
ランジスタTR520、トランジスタTR621がそ
れぞれ接続されている。 FIG. 5 is a circuit diagram of a three-phase inverter having a conventional semiconductor switching element.
It includes a positive side P line 4 and a negative side N line 5 of the DC side power supply line, and a DC filter capacitor C6. The U-phase inverter stack 7, the V-phase inverter stack 8, and the W-phase inverter stack 9 are connected to the DC power supply line by laminate bars 10, 11, and 12, respectively. The laminate bars 10, 11, and 12 are each connected to a U-phase AC output line U.
13. A V-phase AC output line V14 and a W-phase AC output line W15 are sandwiched and laminated by a positive P line 4 and a negative N line 5, respectively. A U-phase AC output line U13, a V-phase AC output line V14, and a W-phase AC output line W15, which are AC output lines of each phase, are each drawn out to the DC side. The U-phase inverter stack 7 includes a transistor TR11 .
6. Transistor TR 2 17, V-phase inverter stack 8 is connected to transistor TR 3 18, transistor TR 4 19, W-phase inverter stack 9 is connected to transistor TR 5 20, transistor TR 6 21, respectively. .
従来のインバータ回路は上記のように構成さ
れ、例えばU相のインバータスタツク7とラミネ
ートバー10についてみると、正側P線4、負側
N線5がラミネート10を通つてU相のインバー
タスタツク7に電気を供給しトランジスタTR11
6、トランジスタTR217が交互にオン、オフを
してU相の交流出力線U13に電圧を発生し電流
を流す。まずトランジスタTR116がオン、トラ
ンジスタTR217がオフしている場合は、正側P
線4の電流がトランジスタTR116を通り、U相
の交流出力線U13へ出ていくので、ラミネート
バー10の中では正側P線4の電流とU相の交流
出力線U13の電流が逆向きになり互いに発生す
る磁束を打ち消し合う。またトランジスタTR11
6がオフ、トランジスタTR217がオンしている
場合はU相の交流出力線U13の電流がトランジ
スタTR217を通り負側N線5へもどつていくの
でラミネートバー10の中ではU相の交流出力線
U13の電流と、負側N線5の電流が逆向きにな
り互いに発生する磁束を打ち消し合う。このよう
にラミネートバー10インダクタンスの少ない配
線となる。なおV相の交流出力線V14、W相の
交流出力線W15の各相についても同様の動作に
てラミネートバー11,12はインダクタンスの
少ない配線となる。 A conventional inverter circuit is configured as described above. For example, regarding the U-phase inverter stack 7 and the laminate bar 10, the positive side P line 4 and the negative side N line 5 pass through the laminate 10 to the U-phase inverter stack 7 and the laminate bar 10. Supply electricity to the transistor TR 1 1
6. The transistor TR 2 17 is alternately turned on and off to generate a voltage and cause current to flow in the U-phase AC output line U13. First, when the transistor TR 1 16 is on and the transistor TR 2 17 is off, the positive side P
The current in the line 4 passes through the transistor TR 1 16 and goes out to the U-phase AC output line U13, so in the laminate bar 10, the current in the positive P line 4 and the current in the U-phase AC output line U13 are opposite. They become oriented and cancel out the magnetic flux generated by each other. Also, the transistor TR 1 1
6 is off and the transistor TR 2 17 is on, the current of the U-phase AC output line U 13 passes through the transistor TR 2 17 and returns to the negative side N line 5. The current in the AC output line U13 and the current in the negative side N line 5 are in opposite directions and cancel out the generated magnetic fluxes. In this way, the laminate bar 10 becomes a wiring with low inductance. Note that the same operation is performed for each phase of the V-phase AC output line V14 and the W-phase AC output line W15, so that the laminate bars 11 and 12 are wired with low inductance.
上記のような従来のインバータ回路では、U相
の交流出力線U13、V相の交流出力線V14、
W相の交流出力線15の各相の各々の出力線を正
側P線4と負側N線5ではさんでラミネートする
ため各相で3層、3相で3本のラミネートバーと
なり、導体バーが多くなること、また直流フイル
タコンデンサC6から正側P線4、負側N線5を
6本出し、なおかつU相の交流出力線U13、V
相の交流出力線V14、W相の交流出力線W15
が直流側に近いことから配線が錯綜し、回路自体
が複雑となるなどの問題点があつた。
In the conventional inverter circuit as described above, the U-phase AC output line U13, the V-phase AC output line V14,
Since each output line of each phase of the W-phase AC output line 15 is sandwiched between the positive side P line 4 and the negative side N line 5 and is laminated, there are three layers for each phase, three laminated bars for the third phase, and the conductor. In addition, six positive P lines 4 and six negative N lines 5 are output from the DC filter capacitor C6, and U-phase AC output lines U13 and V
Phase AC output line V14, W phase AC output line W15
Since the current is close to the DC side, the wiring becomes complicated and the circuit itself becomes complicated.
この発明はかかる問題点を解決するためなされ
たもので、インダクタンスが小さい回路であり、
なおかつ配線が錯綜することなく簡易なインバー
タ回路を得ることを目的とする。 This invention was made to solve this problem, and is a circuit with small inductance.
Furthermore, the object is to obtain a simple inverter circuit without complicated wiring.
第1の発明に係わるインバータ回路は、直列に
接続された一対のスイツチング素子を有し、該一
対のスイツチング素子の両端を正、負の直流入力
端子、接続点を交流出力端子とする複数個のスイ
ツチング素子スタツクを備え、該複数個のスイツ
チング素子スタツクは上記正の直流入力端子を正
の直流入力線で、上記負の直流入力端子は負の直
流入力線で直列に接続され、上記交流出力端子の
各々は交流出力線で接続され、それぞれの上記端
子に接続された上記直流入力線と上記交流出力線
とは互いに反対方向に引き出され、上記交流出力
線及び上記正、負の直流入力線は絶縁物を介して
絶縁され、かつ、通電電流によるインダクタンス
を相互に打ち消し合うように並列に一体化された
ものである。
The inverter circuit according to the first invention has a pair of switching elements connected in series, and has a plurality of inverter circuits having positive and negative DC input terminals at both ends of the pair of switching elements and AC output terminals at the connection point. A switching element stack is provided, and the plurality of switching element stacks are connected in series to the positive DC input terminal by a positive DC input line, the negative DC input terminal to the negative DC input line, and the plurality of switching element stacks are connected in series to the above-mentioned positive DC input terminal by a negative DC input line, and to the AC output terminal. are connected to each other by an AC output line, the DC input line and the AC output line connected to the respective terminals are drawn out in opposite directions, and the AC output line and the positive and negative DC input lines are They are insulated through an insulator and integrated in parallel so that the inductance caused by the flowing current mutually cancels out each other.
また、第2の発明に係わるインバータ回路は、
第1の発明に係わるインバータ回路において、複
数個のスイツチング素子スタツク間を渡る交流出
力線及び正、負の直流入力線が絶縁物を介して積
層され、一体に形成された棒状の積層構造を為す
ものである。 Moreover, the inverter circuit according to the second invention is
In the inverter circuit according to the first invention, AC output lines and positive and negative DC input lines that cross between a plurality of switching element stacks are laminated with an insulator interposed therebetween, forming an integrally formed bar-shaped laminated structure. It is something.
また、第3の発明に係わるインバータ回路は、
第1の発明に係わるインバータ回路において、複
数個のスイツチング素子スタツク間を渡る交流出
力線及び正、負の直流入力線が絶縁されて撚り合
わされたツイスト構造を為すものである。 Further, the inverter circuit according to the third invention is
The inverter circuit according to the first invention has a twisted structure in which the AC output lines and the positive and negative DC input lines that cross between the plurality of switching element stacks are insulated and twisted together.
第1〜第3の発明における複数個のスイツチン
グ素子スタツク間を渡る交流出力線及び正、負の
直流入力線は絶縁物を介して並列に一体化され、
上記正、負の直流入力線に流れる正、負の直流電
流及び上記交流出力線に流れる交流電流により発
生するインダクタンスを相互に打ち消し合う。
In the first to third inventions, the AC output line and the positive and negative DC input lines that cross between the plurality of switching element stacks are integrated in parallel via an insulator,
The inductance generated by the positive and negative DC currents flowing through the positive and negative DC input lines and the AC current flowing through the AC output line are mutually canceled out.
第3図はこの発明の一実施例を示す3相インバ
ータ回路である。図において直流入力線の入力部
となる正側P線4と負側N線5を有し、さらに直
流フイルタコンデンサC6および交流出力線の出
力部となるU相の交流出力線U13、V相の交流
出力線V14、W相の交流出力線W15をそれぞ
れ備えている。22は相アームとなるU相のイン
バータスタツクで、このU相のインバータスタツ
ク22にはトランジスタTR116、トランジスタ
TR217が、23は相アームとなるV相のインバ
ータスタツクで、このV相のインバータスタツク
23にはトランジスタTR318、トランジスタ
TR419が、24は相アームとなるW相のインバ
ータスタツクで、このW相のインバータスタツク
24にはトランジスタTR520、トランジスタ
TR621が接続されている。25,26はラミネ
ートバーで、このラミネートバー25はU相のイ
ンバータスタツク22とV相のインバータスタツ
ク23との間に設けられ、さらにラミネートバー
26はV相のインバータスタツク23とW相のイ
ンバータスタツク24との間に設けられている。
そしてU相のインバータスタツク22とV相のイ
ンバータスタツク23との間は、U相の交流出力
線U13を正側P線4と負側N線5とで絶縁物を
介し、はさんだラミネートバー25で結ばれてい
る。V相のインバータスタツク23とW相のイン
バータスタツク24との間は、U相の交流出力線
U13とV相の交流出力線V14を正側P線4と
負側N線5とで絶縁物を介しはさんだラミネート
バー26で結ばれている。直流入力部の正側P線
4と負側N線5はU相のインバータスタツク22
側に、交流出力部であるU相の交流出力線U1
3、V相の交流出力線V14、W相の交流出力線
W15がW相のインバータスタツク24側にあ
る。
FIG. 3 shows a three-phase inverter circuit showing one embodiment of the present invention. In the figure, it has a positive side P line 4 and a negative side N line 5, which are the input part of the DC input line, and a DC filter capacitor C6, a U-phase AC output line U13, which is the output part of the AC output line, and a V-phase AC output line U13, which is the output part of the AC output line. An AC output line V14 and a W-phase AC output line W15 are provided, respectively. 22 is a U-phase inverter stack serving as a phase arm, and this U-phase inverter stack 22 includes transistors TR 1 16,
TR 2 17 and 23 are V-phase inverter stacks serving as phase arms, and this V-phase inverter stack 23 includes a transistor TR 3 18 and a transistor
TR 4 19 is a W-phase inverter stack 24 is a phase arm, and this W-phase inverter stack 24 includes a transistor TR 5 20 and a transistor
TR 6 21 is connected. Reference numerals 25 and 26 denote laminate bars, and the laminate bar 25 is provided between the U-phase inverter stack 22 and the V-phase inverter stack 23, and the laminate bar 26 is provided between the V-phase inverter stack 23 and the W-phase inverter stack 23. The inverter stack 24 is provided between the inverter stack 24 and the inverter stack 24.
Between the U-phase inverter stack 22 and the V-phase inverter stack 23, there is a laminate structure in which the U-phase AC output line U13 is sandwiched between the positive P wire 4 and the negative N wire 5 via an insulator. They are connected by bar 25. Between the V-phase inverter stack 23 and the W-phase inverter stack 24, the U-phase AC output line U13 and the V-phase AC output line V14 are insulated by the positive P line 4 and the negative N line 5. They are connected by a laminate bar 26 with an object in between. The positive side P line 4 and the negative side N line 5 of the DC input section are connected to the U-phase inverter stack 22.
On the side, there is a U-phase AC output line U1 which is the AC output part.
3. The V-phase AC output line V14 and the W-phase AC output line W15 are on the W-phase inverter stack 24 side.
上記のように構成されたインバータ回路におい
ては、交流出力部のU相の出力線U13、V相の
交流出力線V14、W相の交流出力線W15の電
流の合計は常にゼロである。次にW相のインバー
タスタツク24において、トランジスタTR52
0、トランジスタTR621は交互にオン、オフす
るが、まずトランジスタTR520がオンし、トラ
ンジスタTR621がオフの場合を考えると、W相
の出力電流は、直流側給電線の正側P線4からラ
ミネートバー25,26を経由してトランジスタ
TR520を通つてW相の交流出力線W15へ出力
される。従つてラミネートバー26の正側P線4
にW相の交流出力線W15の出力電流が流れるの
でip+iu+iv=0となり電流が打ち消され磁束も
打ち消される。またトランジスタTR520がオ
フ、トランジスタTR621がオンの場合を考える
とW相の交流出力線W15の出力電流は、トラン
ジスタTR621を通りラミネートバー25,26
の負側N線5を通り、N側へもどる。したがつて
ラミネートバー26の負側N線5にW相の交流出
力線W15の出力電流が流れるので、iN+iU+
iV=0となり、電流が打ち消され磁束も打ち消
される。このようにラミネートバー26はインダ
クタンスの少ない配線となる。 In the inverter circuit configured as described above, the sum of the currents of the U-phase output line U13, the V-phase AC output line V14, and the W-phase AC output line W15 of the AC output section is always zero. Next, in the W-phase inverter stack 24, the transistor TR 5 2
0, the transistor TR 6 21 is turned on and off alternately, but considering the case where the transistor TR 5 20 is turned on first and the transistor TR 6 21 is turned off, the output current of the W phase is on the positive side of the DC side power supply line. Transistor from P line 4 via laminate bars 25 and 26
The signal is output through TR 5 20 to the W-phase AC output line W15. Therefore, the positive side P line 4 of the laminate bar 26
Since the output current of the W-phase AC output line W15 flows through, ip+iu+iv=0, the current is canceled out, and the magnetic flux is also canceled out. Also, considering the case where the transistor TR 5 20 is off and the transistor TR 6 21 is on, the output current of the W-phase AC output line W15 passes through the transistor TR 6 21 and is connected to the laminate bars 25, 26.
It passes through the negative side N line 5 and returns to the N side. Therefore, the output current of the W-phase AC output line W15 flows through the negative N line 5 of the laminate bar 26, so that iN+iU+
iV=0, the current is canceled out, and the magnetic flux is also canceled out. In this way, the laminate bar 26 becomes a wiring with low inductance.
次にV相のインバータスタツク23についてみ
ると、W相の場合と同様にトランジスタTR318
がオンのときラミネートバー25の正側P線4を
通り、トランジスタTR318を通つてV相の出力
電流が流れる。トランジスタTR419がオンの時
は、V相の出力電流はトランジスタTR419を通
つてラミネートバー25の負側N線5を通り直流
側へもどる。またW相の電流は正側P線4または
負側N線5を流れていることから、ラミネートバ
ー25の中でip+iN=iV+iW従つてip+iN+iU
=0となり電流が打ち消される。このようにラミ
ネートバー25もインダクタンスの少ない配線と
なる。 Next, looking at the V-phase inverter stack 23, as in the W-phase case, the transistor TR 3 18
When is on, a V-phase output current flows through the positive P line 4 of the laminate bar 25 and through the transistor TR 3 18. When the transistor TR 4 19 is on, the V-phase output current passes through the transistor TR 4 19, passes through the negative N line 5 of the laminate bar 25, and returns to the DC side. Also, since the W-phase current flows through the positive side P line 4 or the negative side N line 5, ip+iN=iV+iW in the laminate bar 25, so ip+iN+iU
= 0, and the current is canceled out. In this way, the laminate bar 25 also becomes a wiring with low inductance.
以上のようにラミネートバー25,26は相ア
ームの個数より少なくて済み、低インダクタンス
配線が実現でき、直流部と交流出力部は離れて設
けることができる。 As described above, the number of laminate bars 25 and 26 is smaller than the number of phase arms, low inductance wiring can be realized, and the DC section and AC output section can be provided separately.
なお、上記実施例では3相インバータ回路のも
のについて説明したが単相インバータ回路であつ
ても同様の作用が期待できる。 In the above embodiment, a three-phase inverter circuit was described, but the same effect can be expected even in a single-phase inverter circuit.
第4図は単相インバータ回路による他の実施態
様を示し、相アームとなるU相のインバータスタ
ツク22と、V相のインバータスタツク23との
間にはラミネートバー27が設けられている。U
相のインバータスタツク22にはトランジスタ
TR116、トランジスタTR217が、V相のイン
バータスタツク23にはトランジスタTR318、
トランジスタTR419がそれぞれ接続されてい
る。そしてU相のインバータスタツク22とV相
のインバータスタツク23との間には、U相の交
流出力線U13を正側P線4と負側N線5とで絶
縁物を介しはさんだラミネートバー27で結ばれ
ている。直流給電部の正側P線4と負側N線5
は、U相のインバータスタツク側に、交流出力部
であるU相の交流出力線U13、V相の交流出力
線V14はV相のインバータスタツク23側にあ
る。交流出力電流はiU+iV=0であるから、V
相のインバータスタツク23のトランジスタTR3
18またはトランジスタTR419がオンすると、
ラミネートバー27の正側P線4または負側N線
5にV相の出力電流ivが流れるから、ラミネート
バー27の中の電流合計はゼロとなる。 FIG. 4 shows another embodiment using a single-phase inverter circuit, in which a laminate bar 27 is provided between a U-phase inverter stack 22 and a V-phase inverter stack 23, which are phase arms. U
The phase inverter stack 22 includes a transistor.
TR 1 16, transistor TR 2 17, V-phase inverter stack 23 has transistor TR 3 18,
Transistors TR 4 19 are connected respectively. And between the U-phase inverter stack 22 and the V-phase inverter stack 23, there is a laminate in which the U-phase AC output line U13 is sandwiched between the positive side P line 4 and the negative side N line 5 with an insulator interposed between them. They are connected by bar 27. Positive side P line 4 and negative side N line 5 of DC power supply section
is on the U-phase inverter stack side, and the U-phase AC output line U13 and V-phase AC output line V14, which are AC output parts, are on the V-phase inverter stack 23 side. Since the AC output current is iU + iV = 0, V
Transistor TR 3 of phase inverter stack 23
18 or transistor TR 4 19 turns on,
Since the V-phase output current iv flows through the positive side P line 4 or the negative side N line 5 of the laminate bar 27, the total current in the laminate bar 27 becomes zero.
ところで上記実施例では、相アームの間にラミ
ネートバーを設け、このラミネートバーの中を方
向を異にした電流が流れ磁束を打ち消すが、上記
3相の回路に用いられたラミネートバー25,2
6の順序がどちらであつても同様の効果を奏す
る。 By the way, in the above embodiment, a laminate bar is provided between the phase arms, and currents in different directions flow through the laminate bar to cancel out the magnetic flux.
The same effect can be obtained no matter which order 6 is placed.
また上記実施例では相アームと相アームとの位
置にラミネートバーを用いたが、ラミネートバー
内を電流が流れることによつて互いに打ち消し合
い磁束を打ち消し合うものであればよくラミネー
トバー以外にもツイスト線を用いても同様の効果
がある。さらにラミネートバー、ツイスト線以外
にも電流を互いに打ち消し合い低インダクタンス
となるものであればよく上記実施例と同様の効果
を奏することはいうまでもない。 In addition, in the above embodiment, a laminate bar was used in the position of the phase arm, but twisted bars may be used instead of the laminate bar as long as the current flows in the laminate bar and cancels each other out and cancels out the magnetic flux. A similar effect can be achieved using lines. Furthermore, it goes without saying that any material other than the laminated bar or twisted wire may be used as long as the currents cancel each other out and the inductance is low, and the same effect as in the above embodiment can be achieved.
さらにインバータスタツクはトランジスタモジ
ユールでおきかえても同様の効果が得られる。 Furthermore, the same effect can be obtained by replacing the inverter stack with a transistor module.
以上のように、この発明によれば、複数個のス
イツチング素子スタツク間を渡る正、負の直流入
力線および交流出力線は絶縁物を介して絶縁さ
れ、かつ、通電電流によるインダクタンスを相互
に打ち消し合うように並列に一体化されたので、
上記複数個のスイツチング素子スタツク間を接続
する配線のインダクタンスが小さなものが得られ
る効果がある。
As described above, according to the present invention, the positive and negative DC input lines and AC output lines that cross between a plurality of switching element stacks are insulated via an insulator, and the inductance caused by the flowing current is mutually canceled out. Because they were integrated in parallel to fit,
There is an effect that the inductance of the wiring connecting the plurality of switching element stacks is small.
また、第2の発明によれば、複数個のスイツチ
ング素子スタツク間を渡る交流出力線及び正、負
の直流入力線が絶縁物を介して積層され、一体に
形成された棒状の積層構造を為し、第3の発明に
よれば、上記交流出力線及び正、負の直流入力線
が絶縁されて撚り合わされたツイスト構造を為す
ので、上記複数個のスイツチング素子スタツク間
を接続する配線のインダクタンスが小さく、かつ
配線が錯綜することのないものが得られる効果が
ある。 Further, according to the second invention, the AC output line and the positive and negative DC input lines that cross between the plurality of switching element stacks are laminated with an insulator interposed therebetween to form an integrally formed bar-shaped laminated structure. However, according to the third invention, since the AC output line and the positive and negative DC input lines are insulated and twisted together to form a twisted structure, the inductance of the wiring connecting the plurality of switching element stacks is reduced. This has the effect of being small and having no complicated wiring.
第1図は一般的なトランジスタによるスイツチ
ング回路図、第2図は第1図による電流、電圧波
形を示し、第2図aは電流波形のグラフ図、第2
図bは電圧波形のグラフ図、第3図はこの発明の
一実施例を示す3相のインバータ回路図、第4図
はこの発明のさらに他の実施例を示す単相のイン
バータ回路図、第5図は従来の3相のインバータ
回路図である。
図において、4は直流電源部の正側P線、5は
直流電源部の負側N線、13はU相の交流出力線
U、14はV相の交流出力線V、15はW相の交
流出力線W、16,17,18,19,20,2
1はトランジスタ、22はU相のインバータスタ
ツク、23はV相のインバータスタツク、25,
26,27はラミネートバーである。なお各図中
同一符号は同一または相当部分を示す。
Figure 1 is a switching circuit diagram using a general transistor, Figure 2 shows the current and voltage waveforms shown in Figure 1, Figure 2a is a graph of the current waveforms, and Figure 2a is a graph of the current waveforms.
Fig. b is a graph of voltage waveforms, Fig. 3 is a three-phase inverter circuit diagram showing one embodiment of the present invention, Fig. 4 is a single-phase inverter circuit diagram showing still another embodiment of the present invention, FIG. 5 is a circuit diagram of a conventional three-phase inverter. In the figure, 4 is the positive P line of the DC power supply, 5 is the negative N line of the DC power supply, 13 is the U-phase AC output line U, 14 is the V-phase AC output line V, and 15 is the W-phase AC output line. AC output line W, 16, 17, 18, 19, 20, 2
1 is a transistor, 22 is a U-phase inverter stack, 23 is a V-phase inverter stack, 25,
26 and 27 are laminate bars. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (1)
有し、該一対のスイツチング素子の両端を正、負
の直流入力端子、接続点を交流出力端子とする複
数個のスイツチング素子スタツクを備え、 該複数個のスイツチング素子スタツクは上記正
の直流入力端子を正の直流入力線で、上記負の直
流入力端子は負の直流入力線で直列に接続され、
上記交流出力端子の各々は交流出力線で接続さ
れ、それぞれの上記端子に接続された上記直流入
力線と上記交流出力線とは互いに反対方向に引き
出され、上記交流出力線及び上記正、負の直流入
力線は絶縁物を介して絶縁され、かつ、通電電流
によるインダクタンスを相互に打ち消し合うよう
に並列に一体化されたこと を特徴とするインバータ回路。 2 複数個のスイツチング素子スタツク間を渡る
交流出力線及び正、負の直流入力線は絶縁物を介
して積層され、一体に形成された棒状の積層構造
を為すこと を特徴とする特許請求の範囲第1項記載のインバ
ータ回路。 3 複数個のスイツチング素子スタツク間を渡る
交流出力線及び正、負の直流入力線は絶縁されて
撚り合わされたツイスト構造を為すこと を特徴とする特許請求の範囲第1項記載のインバ
ータ回路。[Scope of Claims] 1. A plurality of switching element stacks having a pair of switching elements connected in series, with both ends of the pair of switching elements serving as positive and negative DC input terminals, and a connection point serving as an AC output terminal. The plurality of switching element stacks have the positive DC input terminal connected in series with a positive DC input line, and the negative DC input terminal connected in series with a negative DC input line,
Each of the AC output terminals is connected with an AC output line, and the DC input line and AC output line connected to each terminal are drawn out in opposite directions, and the AC output line and the positive and negative An inverter circuit characterized in that DC input lines are insulated via an insulator and are integrated in parallel so that inductance due to the flowing current mutually cancels out. 2. Claims characterized in that the AC output lines and the positive and negative DC input lines that cross between a plurality of switching element stacks are laminated with an insulator interposed therebetween to form an integrally formed bar-shaped laminated structure. The inverter circuit according to item 1. 3. The inverter circuit according to claim 1, wherein the AC output line and the positive and negative DC input lines that cross between the plurality of switching element stacks have a twisted structure in which they are insulated and twisted together.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60283744A JPS62144578A (en) | 1985-12-17 | 1985-12-17 | Inverter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60283744A JPS62144578A (en) | 1985-12-17 | 1985-12-17 | Inverter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62144578A JPS62144578A (en) | 1987-06-27 |
| JPH0467436B2 true JPH0467436B2 (en) | 1992-10-28 |
Family
ID=17669546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60283744A Granted JPS62144578A (en) | 1985-12-17 | 1985-12-17 | Inverter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62144578A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2567495B2 (en) * | 1990-02-20 | 1996-12-25 | 三菱電機株式会社 | Inverter device |
| GB2242580B (en) * | 1990-03-30 | 1994-06-15 | Mitsubishi Electric Corp | Inverter unit with improved bus-plate configuration |
| JPWO2011122279A1 (en) * | 2010-03-29 | 2013-07-08 | 本田技研工業株式会社 | Motor drive circuit module |
-
1985
- 1985-12-17 JP JP60283744A patent/JPS62144578A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62144578A (en) | 1987-06-27 |
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