JPH0731882B2 - ディジタルオーディオ回路 - Google Patents
ディジタルオーディオ回路Info
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- JPH0731882B2 JPH0731882B2 JP62217330A JP21733087A JPH0731882B2 JP H0731882 B2 JPH0731882 B2 JP H0731882B2 JP 62217330 A JP62217330 A JP 62217330A JP 21733087 A JP21733087 A JP 21733087A JP H0731882 B2 JPH0731882 B2 JP H0731882B2
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- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
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Description
【発明の詳細な説明】 技術分野 本発明は、ディジタルオーディオ回路に関し、特に２チ
ャンネルのオーディオシリアルデータをアナログ化して
任意の組合わせの２チャンネルのアナログオーディオ信
号として出力するディジタルオーディオ回路に関するも
のである。
ャンネルのオーディオシリアルデータをアナログ化して
任意の組合わせの２チャンネルのアナログオーディオ信
号として出力するディジタルオーディオ回路に関するも
のである。
背景技術 通常のビデオディスクは、ビデオ信号及びオーディオ信
号がそれぞれの周波数（FM）変調されて記録されたもの
であるが、近年、オーディオ信号を所定ディジタル変調
方式によりディジタル化しパルス列信号としたものをビ
デオ信号及びオーディオ信号の各FM変調信号に重畳して
記録する方式（特開昭59−171011号公報参照）によるビ
デオディスク、いわゆるディジタル音声付ビデオディス
クが開発され商品化されている。このディジタル音声付
ビデオディスクによれば、高画質の映像に加え、２チャ
ンネルのHi−Fiサウンドが得られるのである。
号がそれぞれの周波数（FM）変調されて記録されたもの
であるが、近年、オーディオ信号を所定ディジタル変調
方式によりディジタル化しパルス列信号としたものをビ
デオ信号及びオーディオ信号の各FM変調信号に重畳して
記録する方式（特開昭59−171011号公報参照）によるビ
デオディスク、いわゆるディジタル音声付ビデオディス
クが開発され商品化されている。このディジタル音声付
ビデオディスクによれば、高画質の映像に加え、２チャ
ンネルのHi−Fiサウンドが得られるのである。
かかるディジタル音声付ビデオディスクの再生装置にお
いては、復調ディジタルオーディオ出力が例えば音声多
重の場合には、Ｌ（左）が日本語、Ｒ（右）チャンネル
が外国語となっており、第９図に示すように、RCMデコ
ーダ１で復調された復調ディジタル出力をディジタル／
アナログ（以下、D/Aと略称する）変換器2L,2RでPCMデ
コーダ１から発生されるビットクロック及びデータラッ
チ信号に同期してアナログ化しかつL,Rチャンネルのア
ナログオーディオ信号に分離する。そして、これらアナ
ログオーディオ信号をそれぞれLPF（ローパスフィル
タ）3L,3R及びバッファアンプ4L,4Rを介して互いに独立
して作動するモード切換スイッチ5L,5Rに供給し、これ
らスイッチ5L,5Rにおいて、セレクト信号発生回路６か
ら出力されるLch,Rchセレクト信号によってL,Rチャンネ
ルの出力端子7L,7Rから出力される音声が日本語及び外
国語、日本語のみ並びに外国語のみの３つの出力モード
のいずれかに切換え選択する動作が行なわれる（特開昭
59−194439号公報参照）。
いては、復調ディジタルオーディオ出力が例えば音声多
重の場合には、Ｌ（左）が日本語、Ｒ（右）チャンネル
が外国語となっており、第９図に示すように、RCMデコ
ーダ１で復調された復調ディジタル出力をディジタル／
アナログ（以下、D/Aと略称する）変換器2L,2RでPCMデ
コーダ１から発生されるビットクロック及びデータラッ
チ信号に同期してアナログ化しかつL,Rチャンネルのア
ナログオーディオ信号に分離する。そして、これらアナ
ログオーディオ信号をそれぞれLPF（ローパスフィル
タ）3L,3R及びバッファアンプ4L,4Rを介して互いに独立
して作動するモード切換スイッチ5L,5Rに供給し、これ
らスイッチ5L,5Rにおいて、セレクト信号発生回路６か
ら出力されるLch,Rchセレクト信号によってL,Rチャンネ
ルの出力端子7L,7Rから出力される音声が日本語及び外
国語、日本語のみ並びに外国語のみの３つの出力モード
のいずれかに切換え選択する動作が行なわれる（特開昭
59−194439号公報参照）。
ところが、上述した従来装置では、モード切換スイッチ
5L,5Rによりオーディオ信号そのものを切り換える構成
となっており、等該スイッチ5L,5Rとしてリレー或はア
ナログスイッチが使用されているので、オーディオ信号
そのものの通過する接点数が多くなることに伴い音質が
劣化したり、SN比が悪化し易いという欠点があった。
5L,5Rによりオーディオ信号そのものを切り換える構成
となっており、等該スイッチ5L,5Rとしてリレー或はア
ナログスイッチが使用されているので、オーディオ信号
そのものの通過する接点数が多くなることに伴い音質が
劣化したり、SN比が悪化し易いという欠点があった。
また、モード切換スイッチ5L,5Rとしてリレーを使用し
た場合には、２個のリレーの他にリレー駆動回路が２個
必要となるので、部品を配置する上で大きなスペースを
必要とすると共に、消費電力も大きくなるという欠点が
ある。
た場合には、２個のリレーの他にリレー駆動回路が２個
必要となるので、部品を配置する上で大きなスペースを
必要とすると共に、消費電力も大きくなるという欠点が
ある。
発明の概要 本発明は、上記のような従来のものの欠点を除去すべく
なされたもので、SN比や音質を損うことなく少電力でモ
ード切換えを行ない得るディジタルオーデイオ回路を提
供することを目的とする。
なされたもので、SN比や音質を損うことなく少電力でモ
ード切換えを行ない得るディジタルオーデイオ回路を提
供することを目的とする。
本発明によるディジタルオーディオ回路は、Ｌ及びＲチ
ャンネルオーディオデータ各々が時分割多重されてなる
多重ディジタルオーディオ信号を第１ビットクロックに
応じて取り込んでこれをデータラッチ信号に応じてアナ
ログ信号に変換してＬチャンネルオーディオ出力信号と
するＬチャンネルD/A変換器と、前記多重ディジタルオ
ーディオ信号を第２ビットクロックに応じて取り込んで
これを前記データラッチ信号に応じてアナログ信号に変
換してＲチャンネルオーディオ出力信号とするＲチャン
ネルD/A変換器と、モノラルモード時は前記多重ディジ
タルオーディオ信号における前記Ｌ及びＲチャンネルオ
ーディオデータの各供給タイミング毎に前記第１及び第
２ビットクロック各々を発生する一方、ステレオモード
時は前記第１ビットクロックを前記Ｌ及びＲチャンネル
オーディオデータの各供給タイミング毎に発生すると共
に前記第２ビットクロックを前記Ｌ及びＲチャンネルオ
ーディオデータのいずれか一方の供給タイミング毎に発
生するビットクロック発生手段と、前記Ｌ及びＲチャン
ネルオーディオデータのいずれか一方の供給タイミング
毎に前記データラッチ信号を発生するデータラッチ信号
発生手段とを有する構成となっている。
ャンネルオーディオデータ各々が時分割多重されてなる
多重ディジタルオーディオ信号を第１ビットクロックに
応じて取り込んでこれをデータラッチ信号に応じてアナ
ログ信号に変換してＬチャンネルオーディオ出力信号と
するＬチャンネルD/A変換器と、前記多重ディジタルオ
ーディオ信号を第２ビットクロックに応じて取り込んで
これを前記データラッチ信号に応じてアナログ信号に変
換してＲチャンネルオーディオ出力信号とするＲチャン
ネルD/A変換器と、モノラルモード時は前記多重ディジ
タルオーディオ信号における前記Ｌ及びＲチャンネルオ
ーディオデータの各供給タイミング毎に前記第１及び第
２ビットクロック各々を発生する一方、ステレオモード
時は前記第１ビットクロックを前記Ｌ及びＲチャンネル
オーディオデータの各供給タイミング毎に発生すると共
に前記第２ビットクロックを前記Ｌ及びＲチャンネルオ
ーディオデータのいずれか一方の供給タイミング毎に発
生するビットクロック発生手段と、前記Ｌ及びＲチャン
ネルオーディオデータのいずれか一方の供給タイミング
毎に前記データラッチ信号を発生するデータラッチ信号
発生手段とを有する構成となっている。
実 施 例 以下、本発明の実施例を図に基づいて詳細に説明する。
第１図は、本発明の一実施例を示すブロック図であり、
図中第９図と同等部分は同一符号により示されている。
記録媒体（図示せず）から読み取られた読取RF（高周
波）信号は、PCMデコーダ１で復調されてL,Rシリアルデ
ータとして出力される。このL,RシリアルデータはD/A変
換器2L,2RにおいてL,R2チャンネルのアナログ信号に変
換される。これらアナログ信号はLPF3L,3R及びバッファ
アンプ4L,4Rを介して出力端子7L,7Rに供給されてL,Rチ
ャンネルのオーディオ出力となる。PCMデコーダ１から
は、D/A変換器2L,2RにおけるD/A変換のためのタイミン
グ信号として、第２図に示すように、L,Rシリアルデー
タ（ａ）に同期したビットクロック（ｂ）及びデータラ
ッチ信号（ｃ）が出力される。このビットクロック及び
データラッチ信号はタイミング制御回路8Aにおいてセレ
クト信号発生回路６から出力される所定制御信号として
のLch,Rchセレクト信号に基づいてD/A変換器2L,2Rへの
供給タイミングが制御される。Lch,Rchセレクト信号
は、ステレオ出力モード時には共に低レベル（以下、
“L"と記す）となり、Rchモノラル出力モード時にはRch
セレクト信号のみが高レベル（以下、“H"と記す）、Lc
hモノラル出力モード時にはLchセレクト信号のみが“H"
となる。
図中第９図と同等部分は同一符号により示されている。
記録媒体（図示せず）から読み取られた読取RF（高周
波）信号は、PCMデコーダ１で復調されてL,Rシリアルデ
ータとして出力される。このL,RシリアルデータはD/A変
換器2L,2RにおいてL,R2チャンネルのアナログ信号に変
換される。これらアナログ信号はLPF3L,3R及びバッファ
アンプ4L,4Rを介して出力端子7L,7Rに供給されてL,Rチ
ャンネルのオーディオ出力となる。PCMデコーダ１から
は、D/A変換器2L,2RにおけるD/A変換のためのタイミン
グ信号として、第２図に示すように、L,Rシリアルデー
タ（ａ）に同期したビットクロック（ｂ）及びデータラ
ッチ信号（ｃ）が出力される。このビットクロック及び
データラッチ信号はタイミング制御回路8Aにおいてセレ
クト信号発生回路６から出力される所定制御信号として
のLch,Rchセレクト信号に基づいてD/A変換器2L,2Rへの
供給タイミングが制御される。Lch,Rchセレクト信号
は、ステレオ出力モード時には共に低レベル（以下、
“L"と記す）となり、Rchモノラル出力モード時にはRch
セレクト信号のみが高レベル（以下、“H"と記す）、Lc
hモノラル出力モード時にはLchセレクト信号のみが“H"
となる。
タイミング制御回路8Aにおいて、ビットクロックはNAND
回路80及びEX−OR回路81の各一入力となり、データラッ
チ信号はNAND回路82及びEX−OR回路83の各一入力とな
る。NAND回路80はNAND回路82の出力を他入力とし、その
出力はインバータ84を介してD/A変換器2Lのビットクロ
ック入力となる。EX−OR回路81は接地レベルを他入力と
し、その出力はD/A変換器2Rのビットクロック入力とな
る。EX−OR回路83はセレクト信号発生回路６から出力さ
れるLchセレクト信号を他入力とし、その出力はD/A変換
器2L,2Rの各ラッチ入力となる。Lch,Rchセレクト信号は
EX−OR回路85の２入力となり、その出力はインバータ86
を介してNAND回路82の他入力となる。
回路80及びEX−OR回路81の各一入力となり、データラッ
チ信号はNAND回路82及びEX−OR回路83の各一入力とな
る。NAND回路80はNAND回路82の出力を他入力とし、その
出力はインバータ84を介してD/A変換器2Lのビットクロ
ック入力となる。EX−OR回路81は接地レベルを他入力と
し、その出力はD/A変換器2Rのビットクロック入力とな
る。EX−OR回路83はセレクト信号発生回路６から出力さ
れるLchセレクト信号を他入力とし、その出力はD/A変換
器2L,2Rの各ラッチ入力となる。Lch,Rchセレクト信号は
EX−OR回路85の２入力となり、その出力はインバータ86
を介してNAND回路82の他入力となる。
かかる構成において、ステレオ出力モード時には、Lch,
Rchセレクト信号が共に“L"となることにより、データ
ラッチ信号はそのままEX−OR回路83を経てD/A変換器2L,
2Rの各ラッチ入力となり、一方ビットクロックはD/A変
換器2Rに対してはEX−OR回路81を経てそのまま供給され
るが、D/A変換器2Lに対してはNAND回路82の他入力が
“H"となることにより、データラッチ信号によってRch
のデータが入力される期間で供給が停止される。また、
Rch,Lchモノラル出力モード時には、Lch,Rchセレクト信
号のレベルが異なることにより、NAND回路82の他入力が
“L"となるからデータラッチ信号によるビットクロック
の供給期間の制御は行なわれず、ビットクロックは常時
D/A変換器2L,2Rに供給され、一方データラッチ信号はLc
hセレクト信号が“H"となるLchモノラル出力モード時に
のみ位相が反転、すなわち１サンプル時間だけシフトさ
れてD/A変換器2L,2Rのラッチ入力となる。
Rchセレクト信号が共に“L"となることにより、データ
ラッチ信号はそのままEX−OR回路83を経てD/A変換器2L,
2Rの各ラッチ入力となり、一方ビットクロックはD/A変
換器2Rに対してはEX−OR回路81を経てそのまま供給され
るが、D/A変換器2Lに対してはNAND回路82の他入力が
“H"となることにより、データラッチ信号によってRch
のデータが入力される期間で供給が停止される。また、
Rch,Lchモノラル出力モード時には、Lch,Rchセレクト信
号のレベルが異なることにより、NAND回路82の他入力が
“L"となるからデータラッチ信号によるビットクロック
の供給期間の制御は行なわれず、ビットクロックは常時
D/A変換器2L,2Rに供給され、一方データラッチ信号はLc
hセレクト信号が“H"となるLchモノラル出力モード時に
のみ位相が反転、すなわち１サンプル時間だけシフトさ
れてD/A変換器2L,2Rのラッチ入力となる。
これにより、ステレオ出力モード時には、第３図におい
て、D/A変換器2Lに供給されるビットクロック（ｂ）がR
chデータ区間で停止されてRch1stデータが読み込まれ
ず、D/A変換器2L内のシフトレジスタに記憶されているL
ch1stデータが出力されることになるので、データラッ
チ信号（ｄ）の立下がり時点ではD/A変換器2LからLch1t
hデータに準じたアナログオーディオ信号が出力され、D
/A変換器2RからRch1stデータに準じたアナログオーディ
オ信号が出力されることになる。
て、D/A変換器2Lに供給されるビットクロック（ｂ）がR
chデータ区間で停止されてRch1stデータが読み込まれ
ず、D/A変換器2L内のシフトレジスタに記憶されているL
ch1stデータが出力されることになるので、データラッ
チ信号（ｄ）の立下がり時点ではD/A変換器2LからLch1t
hデータに準じたアナログオーディオ信号が出力され、D
/A変換器2RからRch1stデータに準じたアナログオーディ
オ信号が出力されることになる。
Rchモノラル出力モード時には、ビットクロックが常時D
/A変換器2L,2Rに供給されており、第４図において、デ
ータラッチ信号（ｄ）の立下がり時点ではD/A変換器2L,
2Rの両方共にRch1stデータがシフトレジスタに読み込ま
れているので、D/A変換器2L,2Rの双方からRch1stデータ
に準じたアナログオーディオ信号が出力されることにな
る。一方、Lchモノラル出力モード時には、データラッ
チ信号（ｄ）が１サンプル時間だけシフトされており、
第５図において、データラッチ信号（ｄ）の立下がり時
点ではD/A変換器2L,2Rの両方共にLch1stデータがシフト
レジスタに読み込まれているので、D/A変換器2L,2Rの双
方からLch1stデータに準じたアナログオーディオ信号が
出力されることになる。
/A変換器2L,2Rに供給されており、第４図において、デ
ータラッチ信号（ｄ）の立下がり時点ではD/A変換器2L,
2Rの両方共にRch1stデータがシフトレジスタに読み込ま
れているので、D/A変換器2L,2Rの双方からRch1stデータ
に準じたアナログオーディオ信号が出力されることにな
る。一方、Lchモノラル出力モード時には、データラッ
チ信号（ｄ）が１サンプル時間だけシフトされており、
第５図において、データラッチ信号（ｄ）の立下がり時
点ではD/A変換器2L,2Rの両方共にLch1stデータがシフト
レジスタに読み込まれているので、D/A変換器2L,2Rの双
方からLch1stデータに準じたアナログオーディオ信号が
出力されることになる。
なお、上述した３出力モード時の各タイミングチャート
を示す第３図〜第５図において、（ａ）はD/A変換器2R
に供給されるビットクロック、（ｂ）はD/A変換器2Lに
供給されるビットクロック、（ｃ）はL,Rシリアルデー
タ、（ｄ）はD/A変換器2L,2Rに供給されるデータラッチ
信号をそれぞれ示している。
を示す第３図〜第５図において、（ａ）はD/A変換器2R
に供給されるビットクロック、（ｂ）はD/A変換器2Lに
供給されるビットクロック、（ｃ）はL,Rシリアルデー
タ、（ｄ）はD/A変換器2L,2Rに供給されるデータラッチ
信号をそれぞれ示している。
このように、復調ディジタルオーディオ出力が例えば音
声多重の場合に、出力端子7L,7Rから出力される音声の
出力モード（日本語及び外国語、日本語のみ並びに外国
語のみの３モード）の切換えをディジタルデータの段階
で行なうことにより、音質等に何等悪影響を及ぼすこと
はないので、高音質でかつSN比に優れたオーディオ信号
の再生が可能となるのである。なお、上記実施例におい
ては、D/A変換手段として一対のD/A変換器2L,2Rを用い
た場合について説明したが、本発明は、第６図に示す如
くD/A変換手段として単一のD/A変換器２を用いた場合に
も適用可能である。
声多重の場合に、出力端子7L,7Rから出力される音声の
出力モード（日本語及び外国語、日本語のみ並びに外国
語のみの３モード）の切換えをディジタルデータの段階
で行なうことにより、音質等に何等悪影響を及ぼすこと
はないので、高音質でかつSN比に優れたオーディオ信号
の再生が可能となるのである。なお、上記実施例におい
ては、D/A変換手段として一対のD/A変換器2L,2Rを用い
た場合について説明したが、本発明は、第６図に示す如
くD/A変換手段として単一のD/A変換器２を用いた場合に
も適用可能である。
第６図において、PCMデコーダ１から出力されるL,Rシリ
アルデータはD/A変換器２においてアナログ信号に変換
される。D/A変換器２からは、L,R2チャンネルのアナロ
グ電圧VL,VRが時分割にて出力され、サンプルホールド
回路9L,9Rに供給される。サンプルホールド回路9Lは、
抵抗RL,アナログスイッチSWL,ホールド用コンデンサCL
及びバッファアンプALにより構成されている。サンプル
ホールド回路9Rも同様の構成となっている。このサンプ
ルホールド回路9L,9RにおけるアナログスイッチSWL,SWR
は、D/A変換器２から出力されるアナログ電圧VL,VRの出
力タイミングに同期してPCMデコーダ１から発生されるL
ch,Rchサンプリングパルスによってオン・オフ制御され
る。なお、アナログスイッチSWL,SWRに代えてデグリッ
チャ回路を用いても良いことは勿論である。
アルデータはD/A変換器２においてアナログ信号に変換
される。D/A変換器２からは、L,R2チャンネルのアナロ
グ電圧VL,VRが時分割にて出力され、サンプルホールド
回路9L,9Rに供給される。サンプルホールド回路9Lは、
抵抗RL,アナログスイッチSWL,ホールド用コンデンサCL
及びバッファアンプALにより構成されている。サンプル
ホールド回路9Rも同様の構成となっている。このサンプ
ルホールド回路9L,9RにおけるアナログスイッチSWL,SWR
は、D/A変換器２から出力されるアナログ電圧VL,VRの出
力タイミングに同期してPCMデコーダ１から発生されるL
ch,Rchサンプリングパルスによってオン・オフ制御され
る。なお、アナログスイッチSWL,SWRに代えてデグリッ
チャ回路を用いても良いことは勿論である。
PCMデコーダ１からは、D/A変換器２におけるD/A変換の
ためのタイミング信号として、第７図に示すように、L,
Rシリアルデータ（ａ）に同期したビットクロック
（ｂ），データラッチ信号（ｃ）及びL,Rクロック
（ｄ）が出力される。ビットクロックはタイミング制御
回路8Bにおいてセレクト信号発生回路６から出力される
Lch,Rchセレクト信号及びL,Rクロックに基づいてD/A変
換器２への供給タイミングが制御される。Lch,Rchセレ
クト信号は、先の実施例の場合と同様に、ステレオ出力
モード時には共に“L"となり、Rchモノラル出力モード
時にはRchセレクト信号のみが“H"、Lchモノラル出力モ
ード時にはLchセレクト信号のみが“H"となる。
ためのタイミング信号として、第７図に示すように、L,
Rシリアルデータ（ａ）に同期したビットクロック
（ｂ），データラッチ信号（ｃ）及びL,Rクロック
（ｄ）が出力される。ビットクロックはタイミング制御
回路8Bにおいてセレクト信号発生回路６から出力される
Lch,Rchセレクト信号及びL,Rクロックに基づいてD/A変
換器２への供給タイミングが制御される。Lch,Rchセレ
クト信号は、先の実施例の場合と同様に、ステレオ出力
モード時には共に“L"となり、Rchモノラル出力モード
時にはRchセレクト信号のみが“H"、Lchモノラル出力モ
ード時にはLchセレクト信号のみが“H"となる。
タイミング制御回路8Bにおいて、ビットクロックはイン
バータ87を介して３入力１出力のスイッチ88のａ入力と
なると共に、直接NAND回路89,90の各一入力となる。一
方、L,Rクロックはインバータ91を介してNAND回路89の
他入力となると共に、直接NAND回路90の他入力となる。
NAND回路89,90の各出力はスイッチ88のb,c入力となる。
スイッチ88はセレクト信号発生回路６からのLch,Rchセ
レクト信号に基づいて、ステレオ出力モード時にはａ入
力を、Lchモノラル出力モード時にはｂ入力を、Rchモノ
ラル出力モード時にはｃ入力をそれぞれ選択する。
バータ87を介して３入力１出力のスイッチ88のａ入力と
なると共に、直接NAND回路89,90の各一入力となる。一
方、L,Rクロックはインバータ91を介してNAND回路89の
他入力となると共に、直接NAND回路90の他入力となる。
NAND回路89,90の各出力はスイッチ88のb,c入力となる。
スイッチ88はセレクト信号発生回路６からのLch,Rchセ
レクト信号に基づいて、ステレオ出力モード時にはａ入
力を、Lchモノラル出力モード時にはｂ入力を、Rchモノ
ラル出力モード時にはｃ入力をそれぞれ選択する。
かかる構成において、ステレオ出力モード時には、第８
図（Ａ）に示す如く、ビットクロック（ｂ）が供給期間
の制限を受けることなく常時D/A変換器２に供給される
ので、データラッチ信号（ｃ）の立下がりでL,Rシリア
ルデータ（ａ）が交互にD/A変換器２のシフトレジスタ
に読み込まれ、２チャンネルのアナログ電圧VL,VRが交
互に出力されることになる。また、Lchモノラル出力モ
ード時には、NAND回路89がLchデータ区間で“L"となる
L,RクロックによってLchデータ区間でのみオープン状態
となることにより、第８図（Ｂ）に示す如く、Rchデー
タ区間ではビットロック（ｂ）の供給が停止されるの
で、LchデータのみがD/A変換器２のシフトレジスタに読
み込まれ、Lchのアナログ電圧VLのみが連続して出力さ
れることになる。一方、Rchモノラル出力モード時に
は、NAND回路90がL,RクロックによってRchデータ区間で
のみオープン状態となることにより、第８図（Ｃ）に示
す如く、Lchデータ区間ではビットクロック（ｂ）の供
給が停止されるので、RchデータのみがD/A変換器２のシ
フトレジスタに読み込まれ、Rchのアナログ電圧VRのみ
が連続して出力されることになる。
図（Ａ）に示す如く、ビットクロック（ｂ）が供給期間
の制限を受けることなく常時D/A変換器２に供給される
ので、データラッチ信号（ｃ）の立下がりでL,Rシリア
ルデータ（ａ）が交互にD/A変換器２のシフトレジスタ
に読み込まれ、２チャンネルのアナログ電圧VL,VRが交
互に出力されることになる。また、Lchモノラル出力モ
ード時には、NAND回路89がLchデータ区間で“L"となる
L,RクロックによってLchデータ区間でのみオープン状態
となることにより、第８図（Ｂ）に示す如く、Rchデー
タ区間ではビットロック（ｂ）の供給が停止されるの
で、LchデータのみがD/A変換器２のシフトレジスタに読
み込まれ、Lchのアナログ電圧VLのみが連続して出力さ
れることになる。一方、Rchモノラル出力モード時に
は、NAND回路90がL,RクロックによってRchデータ区間で
のみオープン状態となることにより、第８図（Ｃ）に示
す如く、Lchデータ区間ではビットクロック（ｂ）の供
給が停止されるので、RchデータのみがD/A変換器２のシ
フトレジスタに読み込まれ、Rchのアナログ電圧VRのみ
が連続して出力されることになる。
これにより、ステレオ出力モード時には、２チャンネル
のアナログ電圧VL,VRがサンプルホールド回路9L,9Rによ
り分離されてそれぞれLch,Rchのオーディオ出力とな
り、Lchモノラル出力モード時には、D/A変換器２からは
Lchのアナログ電圧VLのみが連続して出力されるのでア
ナログ電圧VLが両チャンネルのオーディオ出力となり、
Rchモノラル出力モード時には、D/A変換器２からはRch
のアナログ電圧VRのみが連続して出力されるのでアナロ
グ電圧VRが両チャンネルのオーディオ出力となる。
のアナログ電圧VL,VRがサンプルホールド回路9L,9Rによ
り分離されてそれぞれLch,Rchのオーディオ出力とな
り、Lchモノラル出力モード時には、D/A変換器２からは
Lchのアナログ電圧VLのみが連続して出力されるのでア
ナログ電圧VLが両チャンネルのオーディオ出力となり、
Rchモノラル出力モード時には、D/A変換器２からはRch
のアナログ電圧VRのみが連続して出力されるのでアナロ
グ電圧VRが両チャンネルのオーディオ出力となる。
このように、本実施例においても、出力モードの切換え
をディジタルデータ段階で行なう構成となっているの
で、先の実施例の場合と同様の効果が得られるのであ
る。
をディジタルデータ段階で行なう構成となっているの
で、先の実施例の場合と同様の効果が得られるのであ
る。
発明の効果 以上説明したように、本発明によれば、出力モードの切
換えをディジタルデータ段階で行なうことにより、オー
ディオ信号ラインに音質等に悪影響を及ぼすリレーやア
ナログスイッチを挿入することなくモード切換えを行な
い得るので、高音質でかつSN比に優れたオーディオ信号
の再生が可能となる。
換えをディジタルデータ段階で行なうことにより、オー
ディオ信号ラインに音質等に悪影響を及ぼすリレーやア
ナログスイッチを挿入することなくモード切換えを行な
い得るので、高音質でかつSN比に優れたオーディオ信号
の再生が可能となる。
また、２チャンネル分のリレーやアナログスイッチに代
えて論理回路が用いられることになるが、論理回路はIC
化が容易であり、この論理回路のIC化により１個のICを
追加するのみで良いため、少電力化及び少スペース化が
図れることにもなる。
えて論理回路が用いられることになるが、論理回路はIC
化が容易であり、この論理回路のIC化により１個のICを
追加するのみで良いため、少電力化及び少スペース化が
図れることにもなる。
第１図は一対のD/A変換器を用いた場合の本発明の一実
施例を示すブロック図、第２図は第１図におけるL,Rシ
リアルデータ（ａ），ビットクロック（ｂ）及びデータ
ラッチ信号（ｃ）のタイミングチャート、第３図はステ
レオ出力モード時のタイミングチャート、第４図はRch
モノラル出力モード時のタイミングチャート、第５図は
Lchモノラル出力モード時のタイミングチャート、第６
図は単一のD/A変換器を用いた場合の本発明の他の実施
例を示すブロック図、第７図は第６図におけるL,Rシリ
アルデータ（ａ），ビットクロック（ｂ），データラッ
チ信号（ｃ）及びL,Rクロックのタイミングチャート、
第８図はステレオ出力モード時（Ａ）,Lchモノラル出力
モード時（Ｂ）及びRchモノラル出力モード時（Ｃ）の
各タイミングチャート、第９図は一対のD/A変換器を用
いた場合の従来例を示すブロック図である。 主要部分の符号の説明 １……PCMデコーダ 2,2L,2R……D/A変換器 8A,8B……タイミング制御回路 9L,9R……サンプルホールド回路
施例を示すブロック図、第２図は第１図におけるL,Rシ
リアルデータ（ａ），ビットクロック（ｂ）及びデータ
ラッチ信号（ｃ）のタイミングチャート、第３図はステ
レオ出力モード時のタイミングチャート、第４図はRch
モノラル出力モード時のタイミングチャート、第５図は
Lchモノラル出力モード時のタイミングチャート、第６
図は単一のD/A変換器を用いた場合の本発明の他の実施
例を示すブロック図、第７図は第６図におけるL,Rシリ
アルデータ（ａ），ビットクロック（ｂ），データラッ
チ信号（ｃ）及びL,Rクロックのタイミングチャート、
第８図はステレオ出力モード時（Ａ）,Lchモノラル出力
モード時（Ｂ）及びRchモノラル出力モード時（Ｃ）の
各タイミングチャート、第９図は一対のD/A変換器を用
いた場合の従来例を示すブロック図である。 主要部分の符号の説明 １……PCMデコーダ 2,2L,2R……D/A変換器 8A,8B……タイミング制御回路 9L,9R……サンプルホールド回路
Claims (1)
- 【請求項１】Ｌ及びＲチャンネルオーディオデータ各々
が時分割多重されてなる多重ディジタルオーディオ信号
を第１ビットクロックに応じて取り込んでこれをデータ
ラッチ信号に応じてアナログ信号に変換してＬチャンネ
ルオーディオ出力信号とするＬチャンネルD/A変換器
と、 前記多重ディジタルオーディオ信号を第２ビットクロッ
クに応じて取り込んでこれを前記データラッチ信号に応
じてアナログ信号に変換してＲチャンネルオーディオ出
力信号とするＲチャンネルD/A変換器と、 モノラルモード時は前記多重ディジタルオーディオ信号
における前記Ｌ及びＲチャンネルオーディオデータの各
供給タイミング毎に前記第１及び第２ビットクロック各
々を発生する一方、ステレオモード時は前記第１ビット
クロックを前記Ｌ及びＲチャンネルオーディオデータの
各供給タイミング毎に発生すると共に前記第２ビットク
ロックを前記Ｌ及びＲチャンネルオーディオデータのい
ずれか一方の供給タイミング毎に発生するビットクロッ
ク発生手段と、 前記Ｌ及びＲチャンネルオーディオデータのいずれか一
方の供給タイミング毎に前記データラッチ信号を発生す
るデータラッチ信号発生手段とを有することを特徴とす
るディジタルオーディオ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62217330A JPH0731882B2 (ja) | 1987-08-31 | 1987-08-31 | ディジタルオーディオ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62217330A JPH0731882B2 (ja) | 1987-08-31 | 1987-08-31 | ディジタルオーディオ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6460198A JPS6460198A (en) | 1989-03-07 |
| JPH0731882B2 true JPH0731882B2 (ja) | 1995-04-10 |
Family
ID=16702486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62217330A Expired - Fee Related JPH0731882B2 (ja) | 1987-08-31 | 1987-08-31 | ディジタルオーディオ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731882B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2696876B2 (ja) * | 1988-02-10 | 1998-01-14 | ソニー株式会社 | チャンネル切換装置 |
-
1987
- 1987-08-31 JP JP62217330A patent/JPH0731882B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6460198A (en) | 1989-03-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |