「arbitration signal」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

Multiplexers 12, 13 selectively output to the arbitration control circuit 9 an access control signal which is output by the look-ahead mechanism control circuit 7 when the CPU corresponding to a false access control signal accesses according to a control signal TEST output by a test mode setting register 21.例文帳に追加

そして、マルチプレクサ１２，１３は、テストモード設定レジスタ２１より出力される制御信号ＴＥＳＴに応じて、擬似的なアクセス制御信号と対応するＣＰＵが実際にアクセスを行うことで先読み機構制御回路７により出力されるアクセス制御信号とを、調停制御回路９に対して選択的に出力する。 - 特許庁

A speed arbitration means which absorbs difference of the both clock speeds, is installed between the sensor head and the signal processing part of the sensor device which are constituted to perform transmitting and receiving of a digital signal between the both by connecting the sensor head and the signal processor which respectively operate in their unique clocks.例文帳に追加

各々固有のクロックで動作するセンサヘッド部と信号処理部とをセンサ用ケーブルで接続することにより、両者間でデジタル信号の送受信を行うよう構成されたセンサ装置のセンサヘッド部と信号処理部との間に、両者のクロック速度の差を吸収する速度調停手段を設ける。 - 特許庁

To specify a device related to a connection failure when no signal abnormal condition is detected even though initialization processing is stopped in an arbitration loop for rapidly recovering the loop into a normal condition.例文帳に追加

調停ループにおいて初期化処理が停止しているにも関わらず信号異常が検出されない場合に接続障害に係るデバイスを特定し、迅速にループを正常な状態に復旧することができること。 - 特許庁

When a command interrupting to normal instruction processing included in data from a serial communication line 9 is inputted, a serial interface 6 outputs an arbitration signal 13 to an instruction decoder 4 according to the completion of the reception of the command.例文帳に追加

シリアル通信ライン９からのデータ内に含まれ、通常の命令処理に割り込むコマンドが入力されと、シリアルインターフェース６はコマンドの受信完了により調停信号１３を命令デコーダ４に出力する。 - 特許庁

When the second bus master terminates the bus request, the control of the bus is given to the first bus master and a signal for confirming the permission of control is transmitted from the arbitration controller to the first bus master.例文帳に追加

第２のバス・マスタがそのバス要求を終了すると、バスの制御は第１のバス・マスタに与えられ、調停制御装置から第１のバス・マスタに対して制御の許可を確認する信号が送信される。 - 特許庁

A system having a memory arbitration circuit is provided with: a priority order determination part 22 for determining the priority order of bus masters A11, B12 and 13; and a signal generation part 23 for receiving memory access requests from the bus masters A11, B12 and 13, and generating a control signal for memory access on the basis of the priority order.例文帳に追加

メモリ調停回路を有するシステムは、バスマスタＡ１１、Ｂ１２、１３の優先順位を判定する優先順位判定部２２と、バスマスタＡ１１、Ｂ１２、１３からのメモリアクセス要求を受け、優先順位に基づき、メモリアクセスのための制御信号を生成する信号生成部２３とを有する。 - 特許庁

A comparison part 30 outputs a write request arbitration signal a specific time after the counter part 10 starts the counting operation and even when a write request signal is outputted form another processor before that, data are written to the SRAM 200 thereafter.例文帳に追加

また、カウンタ部１０による計数動作が開始されると所定時間経過後に比較部３０からライトリクエスト調停信号が出力され、それ以前に他方のプロセッサからライトリクエスト信号が出力されている場合であってもそれ以後にＳＲＡＭ２００に対するデータの書き込み動作が行われる。 - 特許庁

The semiconductor device and the memory macro have a memory circuit which has an input and output port, and an arbitration circuit which has a first port that performs input or output operation in response to a first timing signal and a second port that performs input or output operation in response to a second timing signal which is asynchronous with the first timing signal.例文帳に追加

半導体装置又メモリマクロは、１つの入力及び出力ポートを持つメモリ回路及び第１タイミング信号に対応して入力又は出力動作を行う第１ポートと、上記第１タイミング信号とは非同期の第２タイミング信号に対応して入力又は出力動作を行う第２ポートを有する調停回路を備える。 - 特許庁

An arbitor 16 activates a REQA14 and an output from a D-FF 17, and when a bus arbitration timing signal ARBCYCLE is activated, a GNTA 14 indicating the reception of the bus request is returned to the arbitor 16.例文帳に追加

アービタ１６でＲＥＱＡ１４をアクティブにし、Ｄ−ＦＦ１７の出力をアクティブにし、バス調停タイミング信号ＡＲＢＣＹＣＬＥがアクティブになると、バス要求を受け付けたことを示すＧＮＴＡ１４をアービタ１６に返却する。 - 特許庁

To solve the problem that, when a bus arbitration apparatus attempts to give a bus usage permission, it is difficult for a bus master which could not output a bus usage request signal to precisely impart the use of a bus in a ratio of the preset number of times of bus acquisition.例文帳に追加

バス調停装置がバス使用許可を与えようとした時に、バス使用要求信号を出力できなかったマスタは、予め設定したバス獲得回数の比率でバス使用権を精密に付与することが困難である。 - 特許庁

If the calculated bus occupation rate S is lower than preliminarily determined decision value '10', a mode switching signal LWS is outputted to a CPU 14 by a low- power consumption mode switching decision part in a bus arbitration part 6.例文帳に追加

そして、算出されたバス占有率Ｓが予め決められた判定値「１０」よりも小さい場合には、バス調停部６内の低消費電力モード移行判定部１８により、モード移行信号ＬＷＳがＣＰＵ１４に対し出力される。 - 特許庁

When the second processor executes an instruction associated with the bus access, the memory management mechanism of the second processor stops the access, requests exception handling, and waits until receiving an arbitration end notification by a second signal from the first processor.例文帳に追加

第２のプロセッサがバスアクセスを伴う命令を実行したときは、当該第２のプロセッサのメモリ管理機構が当該アクセスを中止し、例外処理を要求して、第１のプロセッサから第２の信号によって調停終了通知を受信するまで待機する。 - 特許庁

Then the decision part 103 sends the arbitration ID of the decided device to a system bus 105 and outputs a counter reset signal 107 for resetting the counter value of the device acquiring the bus to the counter part 101.例文帳に追加

優先度判定部１０３は、判定した装置のアービトレーションＩＤをシステムバス１０５上に送出し、同時にアービトレーションカウンタ部１０１に対してバスを獲得した装置のカウンタ値を“０”にリセットするようにカウンタリセット信号１０７にて通知する。 - 特許庁

To transmit a signal from a bus arbitration circuit and signals from other transceivers to a transceiver circuit whose operation speed is slow, even when the maximum operation speeds of a plurality of transceiver circuits in an IEEE1394 physical layer circuit are different in an IEEE1394 serial bus.例文帳に追加

IEEE1394シリアルバスにおいて、IEEE1394物理層回路中の複数のトランシ−バ回路の最大動作速度が異なる場合にも、動作速度が遅いトランシーバ回路へバス調停回路からの信号及び他のトランシーバ回路からの信号を伝達できるようにする。 - 特許庁

The arbitration controller 7 determines the priority order of the modules of the coding part 1 and the decoding part 2 based on the signals inputted from the comparators 4-1, 4-2, 6-1, and 6-2, and outputs a confirmation signal to the module having the highest priority order.例文帳に追加

アービトレーションコントローラ７は、このコンパレータ４−１，４−２，６−１，６−２から入力される信号に基づいて、符号化部１と復号部２のモジュールの優先順位を決定し、最も優先順位の高いモジュールに確認信号を出力する。 - 特許庁

A communication system is configured in which a plurality of optical communication devices 2 can perform arbitration processing according to a CAN protocol by using an active-type optical signal relay device 1 and a plurality of passive-type optical multiplexers 3 and optical demultiplexers 4.例文帳に追加

アクティブ型の光信号中継装置１と複数のパッシブ型の光合成器３及び光分配器４とを用いて複数の光通信装置２がＣＡＮプロトコルによる調停処理を行うことができる通信システムを構成する。 - 特許庁

To provide a serial communication system where a master unit makes synchronous communication with one of two slave units and makes asynchronous communication with the other of the two slave units that eliminates the need for addition of a signal line for communication arbitration so as to flexibly cope with a system configuration revision.例文帳に追加

マスタ装置が、２つのスレーブ装置のうちの一方と同期式通信を行い、他方と非同期式通信を行うシリアル通信システムにおいて、通信調停用の信号線の追加を不要にし且つシステム構成変更に柔軟に対応できるようにする。 - 特許庁

While the requested execution of the access is approved in the case of receiving only one execution request signal, in the case of receiving the plural execution request signals, arbitration is performed on the basis of preset priority and only the execution of one access is approved.例文帳に追加

実行要求信号を１つしか受信しなかった場合は、要求されたアクセスの実行を承認するが、複数の実行要求信号を受信した場合は、予め設定されたプライオリティに基づき、アービトレーションを行い、１つのアクセスの実行のみを承認する。 - 特許庁

When detection of ON setting is reported from the area bit searching part when a burst transfer enabling signal is asserted by a DMA control part 4, control to interrupt the cycle of the external access is performed by an external bus arbitration part by interrupting the DMA transfer.例文帳に追加

外部バス調停部は、ＤＭＡ制御部４からバースト転送イネーブル信号がアサートされているときに、エリアビットサーチ部からＯＮ設定の検出が通知されると、ＤＭＡ転送を中断し当該外部アクセスのサイクルを割り込ませるための制御を行なう。 - 特許庁

The virtual master models have functions of starting at optional timing, changing density of a request signal output to the arbitration circuit, needing no input data, stopping temporarily, operating at harsher conditions than an actual master circuit, activating at random timing, issue a request signal at random timing or the like.例文帳に追加

この仮想マスターモデルは、任意のタイミングでスタートさせる事ができる、調停回路に対する要求信号出力の疎密を変える事ができる、入力データを必要としない、一時停止することができる、実際のマスター回路よりも厳しい条件で動作することができる、ランダムなタイミングで起動し、ランダムなタイミングで要求信号を発行できる、等の機能を持つ。 - 特許庁

In recognizing that the shared bus 8 is an idle status, the arbitration circuit 2 asserts only one of the bus permission signals according to a parking master selection signal to be inputted from a parking master setting circuit 1, and permits the bus use right only to one device of the bus masters 3, 4 and 5.例文帳に追加

調停回路２は共有バス８がアイドル状態であることを認識すると、パーキングマスタ設定回路１から入力されるパーキングマスタ選択信号によってバス許可信号のいずれか一つのみをアサートし、バスマスタ３，４，５のうちの一デバイスに対してのみバス使用権を許可する。 - 特許庁

For example, in a step S2: S0a, the processing is not shifted to the initial state (S0) until the reception of the arbitration signal of RX-SELF-GRANT at a port connected to the master node is finished even when a port receiving the SELF-ID packet is idle after a port receiving the SELF-ID packet from the slave node is finished.例文帳に追加

例えば、Ｓ２：Ｓ０ａの遷移では、子ノードからのSELF_IDパケットの受信が終了した後、上記SELF_IDパケットを受信したポートがアイドル状態にあっても、親ノードに接続されたポートにおけるRX_SELF_ID_GRANTのアービトレーション信号の受信が終了するまでは、初期状態（Ｓ０）に遷移しない。 - 特許庁

Therefore, when the SDRAM busy signal is output from the busy timing adjustment circuit 40, or when the frequency of access to a SDRAM 13 is low, the arbitration circuit 38 can preferentially assign bus use permission to the control circuit with high immediacy.例文帳に追加

よって、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されている場合には、即ち、ＳＤＲＡＭ１３へのアクセスの頻度が高い場合には、ＳＤＲＡＭアクセス調停回路３８は、即時性の高い制御回路へ優先してバス使用許可を付与することができる。 - 特許庁

When an interrupt request is notified, an interrupt controller 8 notifies the CPU of execution of the interrupt processing and outputs a priority processing request signal PPR for requesting priority acceptance of the access request of the CPU to the bus access arbitration circuit 7.例文帳に追加

割り込みコントローラ８は、割り込み要求が通知されると、ＣＰＵに対して割り込み処理の実行を通知するとともに、当該ＣＰＵのアクセス要求を優先して受け付けることを要求する優先処理要求信号ＰＰＲをバスアクセス調停回路７に出力する。 - 特許庁

A bus system is composed of; a bus 40a; a CPU 31-1 and a DMAC 31-2 which are bus masters; a memory 32-1 which is a bus slave; a priority order setting register 41 which outputs a priority order setting signal corresponding to a transfer rate; an arbitration circuit 42 which arbitrates a competing state; and a selector 44.例文帳に追加

バスシステムは、バス４０ａと、バスマスタであるＣＰＵ３１−１及びＤＭＡＣ３１−２と、バススレーブであるメモリ３２−１と、転送レートに対応した優先順位設定信号を出力する優先順位設定レジスタ４１と、競合状態を調停するアービトレーション回路４２と、セレクタ４４等により構成されている。 - 特許庁

When a mode designation signal MOD to designate a power saving mode is output from a clock control part 20A on the basis of mode setting information from a CPU 1a, arbitration parts 40a to 40c output reply signals RESa to RESC to inhibit access to bus slaves 2a and 2b to corresponding bus masters 1a to 1c.例文帳に追加

ＣＰＵ１ａからのモード設定情報によって、クロック制御部２０Ａから省電力モードを指定するモード指定信号ＭＯＤが出力されると、各調停部４０ａ〜４０ｃは、対応するバスマスタ１ａ〜１ｃに対して、バススレーブ２ａ，２ｂへのアクセスを禁止する応答信号ＲＥＳａ〜ＲＥＳＣを出力する。 - 特許庁

By means of an arbitration circuit arranged in this circuit, in receipt of a writing request signal to the external register 16, an internal register writing signal 19 is generated synchronously with the operation clock frequency of the macro circuit 13 for performing an internal register writing signal generation cycle to be outputted, and if there is a cycle under operation, the cycle is canceled for controlling writing to the internal register 17.例文帳に追加

非同期バス１２に接続された外部レジスタ１５と、マクロ回路１３に接続された内部レジスタ１７との間に同期化バッファ１６を配置し、かつ外部レジスタ１６への書き込み要求信号を受信し、マクロ回路１３の動作クロック周波数に同期して内部レジスタライト信号１９を生成し、出力する内部レジスタライト信号生成サイクルを実行するとともに、既に実行中のサイクルがあればこれを取り消して内部レジスタ１７への書き込みを制御する調停回路１８を設ける。 - 特許庁

The shared ROM access arbiter 960 performs arbitration of preferentially giving the right to access the shared ROM 961 to a slave processor, which a ROM address issued from is a minimum value, after power-up reset and gives the right to access the shared ROM 961 to a slave processor independently of a ROM address issued from it, after issue of a boot sequence end signal.例文帳に追加

共有ＲＯＭアクセス調停装置960は、パワーアップ・リセット後は、発行されたＲＯＭアドレスが最小値であるスレーブ・プロセッサを優先して共有ＲＯＭ961へのアクセス権を与える調停を行い、ブートシーケンス終了信号発行後は発行されたＲＯＭアドレスに関わらず共有ＲＯＭ961へのアクセス権を与える調停を行う。 - 特許庁

A priority decision part 103 receives a bus acquisition request signal 106 outputted from each of devices connected to a bus, extracts a counter value 110 indicating the bus acquisition expression frequency of respective devices from an arbitration counter part 101 and the priority data 111 of respective devices which are previously set up in a priority setting register part 102 and decides the priority of respective devices.例文帳に追加

優先度判定部１０３は、バスに接続された各装置から出力されるバス獲得要求信号１０６を受け、アービトレーションカウンタ部１０１から各装置のバス獲得表明回数を示すカウンタ値１１０と、優先度設定レジスタ部１０２に予め設定された各装置の優先度のデータ１１１とを取り出して優先度判定を行う。 - 特許庁

Masters (101a to 101f) are grouped by a master grouping circuit (105) according to the frequency of request issued by the masters, and the priority order of the masters is dynamically changed by an arbitration circuit (106) by using the output information of the master grouping circuit, so that the masters can receive a grant signal (108) according to the frequency of request.例文帳に追加

マスター（１０１ａ〜１０１ｆ）から発行されるリクエスト回数に応じてマスターグループ化回路（１０５）により上記マスターがグループ化され、上記マスターグループ化回路の出力情報を用いてアービトレーション回路（１０６）により上記マスターの優先順位が動的に変更されるため、マスターは、上記リクエスト回数に応じてグラント信号（１０８）を受け取ることができる。 - 特許庁