「activation clock」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A clock control circuit 30 receives a clock signal CK and sets the activation circuit 20 to a conduction state, for a predetermined period starting from an edge timing of the clock signal.例文帳に追加

クロック制御回路３０は、クロック信号ＣＫを受け、そのエッジのタイミングから所定の期間の間、活性化回路２０を導通状態に設定する。 - 特許庁

The memory core 50 starts read-out operation responding to the activation of the clock signal CLK.例文帳に追加

メモリコア５０は、クロック信号ＣＬＫの活性化に応答して、読出動作を開始する。 - 特許庁

An activation time point of a redundancy shift signal is shifted to an activation time point of a redundancy flag signal in response to a clock corresponding to an address to be repaired.例文帳に追加

リダンダンシシフト信号の活性化時点は、リダンダンシフラグ信号の活性化時点に対して、リペアしようとするアドレスに対応するクロックに応答してシフトされる。 - 特許庁

A delay circuit 34-2 generates an activation signal CLK1 by delaying each clock signal by 270°.例文帳に追加

遅延回路３４−２はクロック信号を２７０度遅延した活性化信号ＣＬＫ１を毎クロック生成する。 - 特許庁

The clock control circuit 30 turns on, both the first activation transistor M3 and the second transistor M4 for the predetermined period starting from the edge timing of the clock signal, and turns off ar least either of the first activation transistor M3 and the second activation transistor M4, for a period other than the predetermined period.例文帳に追加

クロック制御回路３０は、エッジのタイミングから所定の期間の間、第１活性化トランジスタＭ３、第２活性化トランジスタＭ４の両方をオンとし、それ以外の期間において、第１、第２活性化トランジスタＭ３、Ｍ４の少なくとも一方をオフとする。 - 特許庁

A counter, in synchronous with count clock, reduces a counter value during activation of a first comparison result signal, and increases the counter value during activation of a second comparison result signal.例文帳に追加

カウンタは、カウントクロックに同期して、第１比較結果信号の活性化中にカウンタ値を減少させ、第２比較結果信号の活性化中にカウンタ値を増加させる。 - 特許庁

A pulse, generating a word line activation signal, is generated, based on a clock CLK in pulse generating sections 30, 40.例文帳に追加

クロックＣＬＫに基づきパルス生成部３０、４０では、ワード線活性化信号を生成するパルスが生成される。 - 特許庁

An input output circuit 200.2 responds to activation of the second clock signal in a state in which CAS latency is 2 or more, responds to activation of the first clock signal and an equalizing signal in a state in which CAS latency is 1, and stores read data.例文帳に追加

入出力回路２００．２は、ＣＡＳレイテンシが２以上では、第２のクロック信号の活性化に応答して、ＣＡＳレイテンシが１では、第１のクロック信号およびイコライズ信号の活性化に応答して読出データを格納する。 - 特許庁

To provide a semiconductor memory integrated circuit in which operation speed is increased by decreasing the number of logic stages from clock input to word line activation.例文帳に追加

クロック入力からワード線活性化までの論理段数を減らして高速化を図った半導体メモリ集積回路を提供する。 - 特許庁

The timing of the column select line activation is adjusted optimally to the determination timing of an internal column address by adjusting clock cycles.例文帳に追加

クロック周期の調整により、内部カラムアドレスの確定タイミングに対してカラム選択線活性化のタイミングが最適調整される。 - 特許庁

The semiconductor device having a register control delay lock loop and an internal circuit using a DLL clock outputted from it is provided with a means for generating a clock-enable signal enabling and disabling the DLL clock applied to the internal circuit responding to an activation signal and a non-activation signal for the semiconductor device.例文帳に追加

レジスタ制御ディレイロックループ及びそこから出力されたＤＬＬクロックを用いる内部回路を備えた半導体デバイスにおいて、半導体デバイスに対する作動信号及び非作動信号に応答して、内部回路に印加されるＤＬＬクロックをイネーブルしたりディスエーブルしたりするクロックイネーブル信号を生成する手段を備える。 - 特許庁

A pulse generating circuit 5 generates timing pulses PULSE, PULSEN based on the clock CK1, and the row decoder 7 is activation-controlled by this timing pulses PULSE, PULSEN.例文帳に追加

パルス発生回路５は、クロックＣＫ１に基づいてタイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮを発生し、ロウデコーダ７はこのタイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮにより活性化制御がなされる。 - 特許庁

When the activation signal ϕEN is an 'L' level, the EX-OR gate 16 applies the clock signal CLK to the D latch circuit 17 as it is.例文帳に追加

活性化信号φＥＮが「Ｌ」レベルにされると、ＥＸ−ＯＲゲート１６はクロック信号ＣＬＫをそのままＤラッチ回路１７に与える。 - 特許庁

When an activation signal ϕEN is an 'H' level, the EX-OR gate 16 inverts a clock signal CLK, and applies it to the D latch circuit 17.例文帳に追加

活性化信号φＥＮが「Ｈ」レベルの場合は、ＥＸ−ＯＲゲート１６はクロック信号ＣＬＫを反転させてＤラッチ回路１７に与える。 - 特許庁

Plural clock selection signals and programmable enable signals can be connected to different interface elements and the activation of the connected interface element is controlled.例文帳に追加

複数のクロックセレクト信号およびプログラマブルイネーブル信号が、異なったインターフェイス素子に接続され得、接続されたインターフェイス素子の活性化を制御する。 - 特許庁

The unit register SRB_k for relief receives a gate line driving signal G_k-2 for a gate line two rows ahead thereof, and activates a gate line driving signal Gk that the unit register SRB_k for relief itself outputs, in synchronism with a clock signal for activation two horizontal periods after the activation.例文帳に追加

救済用単位シフトレジスタＳＲＢ_kは、２行前のゲート線駆動信号Ｇ_k-2を受け、その活性化の２水平期間後に活性化するクロック信号に同期して、自己が出力するゲート線駆動信号Ｇ_kを活性化させる。 - 特許庁

A determination circuit 21 determines the order of activation of the clock signals CLK and CLK correspondent to the activation of the initialization signal IRS to set the levels of first and second voltage signals Vn and Vr, based on the result of the determination.例文帳に追加

判定回路２１は、初期化信号ＩＲＳの活性化に応じて、クロック信号ＣＬＫ，／ＣＬＫの活性化の順番を判定し、その判定結果に基づいて第１および第２電圧信号Ｖｎ，Ｖｒのレベルを設定する。 - 特許庁

A unit shift register SR_1 in the first stage is configured to activate an output signal G in response to the activation of the clock signals CLK2 and CLK3 together.例文帳に追加

第１段目の単位シフトレジスタＳＲ_1は、クロック信号ＣＬＫ２，ＣＬＫ３が共に活性化したのに応じて出力信号Ｇを活性化させるように構成されている。 - 特許庁

The transistor Q3 is turned on when an output signal G_k-1 of a previous stage is activated, and turned off when the node N1 is charged due to the activation of the clock signal CLK.例文帳に追加

トランジスタＱ３は、前段の出力信号Ｇ_k-1が活性化するとオンし、その後クロック信号ＣＬＫの活性化によりノードＮ１が充電されるとオフする。 - 特許庁

The clock drive control gates 21-24 stop supply of the clock signal CLK responding to enable-signals EN1-EN4 for controlling activation of the internal circuit for each block when an internal circuit belonging to a corresponding block is non-activated.例文帳に追加

クロック駆動制御ゲート２１〜２４は、内部回路の活性化をブロックごとに制御するためのイネーブル信号ＥＮ１〜ＥＮ４に応答して、対応するブロックに属する内部回路が非活性化される場合に、クロック信号ＣＬＫの供給を停止する。 - 特許庁

To provide an electronic device that copes with both a user emphasizing reduction in power consumption and a user emphasizing a clock function by selecting inactivation of the clock function to make the power consumption zero or activation of the clock function though it has some power consumption when a main power switch is turned off.例文帳に追加

主電源スイッチをオフしたとき、時計機能を働かせず消費電力を０とするか、電力を消費するものの時計機能を働かせるかを選択することができ、消費電力の削減を重視するユーザと時計機能を重視するユーザの双方に対応することができる電子機器を提供する。 - 特許庁

A self-refresh entry cycle for shifting to a self-refresh mode is performed corresponding to the prescribed combination of command control signals (/RAS, /CAS, /WE, CLK) in activation timing of a clock signal (CLK).例文帳に追加

クロック信号（ＣＬＫ）の活性化タイミングにおけるコマンド制御信号（／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＣＬＫ）の所定の組合せに応答して、セルフリフレッシュモードに移行するためのセルフリフレッシュエントリサイクルが実行される。 - 特許庁

Therefore, the signal CDE is made an activation level after 1.5 clock cycle from an input of the active command and operation of a column system can be started.例文帳に追加

したがって、アクティブコマンドの入力から１．５クロックサイクル後に信号ＣＤＥを活性化レベルにして列系の動作を開始させることができ、無駄な待機時間を短くすることができる。 - 特許庁

An internal signal RAS, generated according to a command input and indicating activation of a row is delayed according to a clock signal int.CLKI, and a sense amplifier activating signal SS is outputted.例文帳に追加

コマンド入力に応じて発生される行の活性化を示す内部信号ＲＡＳをクロック信号ｉｎｔ．ＣＬＫＩに応じて遅延させてセンスアンプ活性化信号ＳＳを出力する。 - 特許庁

The acquisition means acquires a time managed by an external time generation apparatus with a smaller error than the hardware clock at a time of activation of an application program having a function for updating time.例文帳に追加

取得手段は、時刻更新の機能を有するアプリケーションプログラムの起動時に、外部の時刻発生装置が前記ハードウェアクロックより小さい誤差で管理する時刻を取得する。 - 特許庁

To provide a light brain exercise and intellectual game method for laborious brain activation for young and old whose round-the-clock activity of brain cells is expected, and an electronically recording medium.例文帳に追加

本発明は、脳細胞が日夜活動を期待される老若男女向きに、手頃な脳活性化のための軽い脳運動や知能ゲーム方法と電子記録媒体を提供する。 - 特許庁

When a row active command ACT-CMD is inputted externally, an internal clock control circuit 28 activates a signal int.CKE, an external clock signal and ext.CLK is supplied to an internal memory array as the signal int.CLK in accordance with this activation.例文帳に追加

外部からロウアクティブコマンドＡＣＴ＿ＣＭＤが入力されると内部クロック制御回路２８は信号ｉｎｔ．ＣＫＥを活性化させ、この活性化に応じて外部クロック信号ｅｘｔ．ＣＬＫが内部のメモリアレイに対して信号ｉｎｔ．ＣＬＫとして供給される。 - 特許庁

The coarse-tuning delay circuit CD has a counter for counting the rising edges of the clock signals CKa after receiving the activation signal ACT, and outputs a coarse-tuning timing signal CT such that the amount of delay from the rise of the clock signal CKa is m*T1.例文帳に追加

粗調遅延回路ＣＤは、活性化信号ＡＣＴを受けてから、クロック信号ＣＫａの立ち上がりエッジをカウントするカウンタを有し、クロック信号ＣＫａの立ち上がりからの遅延量がｍ・Ｔ１である粗調タイミング信号ＣＴを出力する。 - 特許庁

The processing control part 30 stops operation of the second signal processor 20b by stopping supply of a clock signal CLK to the second signal processing part 20b by a clock supply control part 28, so as to obtain only transmission multiplex control data when distinguishing the activation flag for emergency warning broadcasting during standby operation.例文帳に追加

処理制御部３０は、スタンバイ動作時に緊急警報放送用起動フラグの判別を行うとき、伝送多重制御データのみを得るように、クロック供給制御部２８によって第２信号処理部２０ｂへのクロック信号ＣＬＫの供給を停止して、第２信号処理部２０ｂの動作を停止させる。 - 特許庁

A command decoder 3 receives an external command independently from an internal clock signal CLK, decodes it, generates a column access mode directive signal, and activates column address activation signals (CADE, SADE) at a rise of the signal CLK.例文帳に追加

コマンドデコーダ（３）は、内部クロック信号（ＣＬＫ）と独立に外部からのコマンドを受けてデコードして、列アクセスモード指示信号を生成し、内部クロック信号ＣＬＫの立上がりで列アドレス活性化信号（ＣＡＤＥ，ＳＡＤＥ）を活性化する。 - 特許庁

Also, prior to timing of activation of a clock signal, access signals such as a command signal, an address signal, and the like are transmitted to a command decoding circuit 20, pre-decoding circuits 31-33, and a redundant control circuit 60, and pre-decoding operation and redundancy judgement are performed.例文帳に追加

また、クロック信号の活性化タイミングに先立って、コマンド信号、アドレス信号等のアクセス信号は、コマンドデコード回路、プリデコード回路および冗長制御回路に伝達され、プリデコード動作および冗長判定が実行される。 - 特許庁

A latch signal generating circuit 32 generates a latch signal ALATZ in synchronization with late timing of activation timing of a delayed chip enable signal into which the chip enable signal/CE is delayed and transition timing of a clock signal CLK.例文帳に追加

ラッチ信号生成回路３２は、チップイネーブル信号／ＣＥを遅延させた遅延チップイネーブル信号の活性化タイミングおよびクロック信号ＣＬＫの遷移タイミングのうち遅いタイミングに同期してラッチ信号ＡＬＡＴＺを生成する。 - 特許庁

Local buffer amplifiers 11-1 to 11-3 with AND gate are provided in each control signal generating circuit 4a, 5a, 6a, logical product operation of a transmitted internal clock signal and each activation signal is performed, buffer-amplification is performed, and the signal is outputted.例文帳に追加

アンドゲート付きローカルバッファアンプ１１−１乃至１１−３は、各制御信号発生回路４ａ，５ａ，６ａ内に設けられ、伝送された内部クロック信号と各活性信号との論理積演算を行いかつ緩衝増幅して出力する。 - 特許庁

To make rapid activation and reduction of electric current consumption compatible with each other by using a clock signal of a predetermined frequency in a semiconductor integrated circuit including a booster circuit generating a desired step-up voltage by boosting a supplied power source voltage.例文帳に追加

供給される電源電圧を昇圧して所望の昇圧電圧を生成する昇圧回路を含む半導体集積回路において、予め定められた周波数のクロック信号を用いながら、迅速な起動と消費電流の低減とを両立させる。 - 特許庁

By the memory 2 of 1st specification, a row address strobe signal RAS of a 1st activation control signal is activated at an effective timing, and read or write is executed by catching a testing address given to a partially shared address bus while operating by using a testing clock as reference.例文帳に追加

第１の仕様のメモリ２は、第１の活性化制御信号ロウアドレスストローブ信号ＲＡＳが有効のタイミングにおいて活性化され、テスト用クロックを基準に動作して、一部共有のアドレスバスに与えられたテスト用アドレスをとらえてリードまたはライトを実行する。 - 特許庁

For example, a WENB generation circuit 18-1 provided within a read-write control circuit generates a pulse PULSE having an activation period regulated by an RC delay section 18a comprising a resistance element R and a capacitor element C synchronized with an internal clock CLKIN.例文帳に追加

たとえば、読み出し書き込み制御回路内に設けられたＷＥＮＢ生成回路１８-1は、内部クロックＣＬＫＩＮに同期した、抵抗素子Ｒと容量素子ＣとからなるＲＣ遅延部１８ａにより規定される活性化期間を持つパルスＰＵＬＳＥを生成する。 - 特許庁

By the memory 3 of 2nd specification, a chip select signal CS of a 2nd activation control signal is activated at the effective timing, and the read or the write is executed by catching the testing address given to the partially shared address bus while operating by using the aforementioned testing clock as reference.例文帳に追加

第２の仕様のメモリ３は、第２の活性化制御信号チップセレクト信号ＣＳが有効のタイミングにおいて活性化され、前記と同じテスト用クロックを基準に動作して、一部共有のアドレスバスに与えられたテスト用アドレスをとらえてリードまたはライトを実行する。 - 特許庁

A unit shift register SR is equipped with: a transistor Q1 for supplying a clock signal CLK to an output terminal OUT; a transistor Q3 for charging a gate (node N1) of the transistor Q1 according to activation of an output signal G_k-1 in a preceding stage; and a transistor Q7 having the gate connected to the node N1 via a transistor Q8.例文帳に追加

単位シフトレジスタＳＲは、クロック信号ＣＬＫを出力端子ＯＵＴに供給するトランジスタＱ１と、前段の出力信号Ｇ_k-1の活性化に応じてトランジスタＱ１のゲート（ノードＮ１）を充電するトランジスタＱ３と、トランジスタＱ８を介してノードＮ１に接続したゲートを有するトランジスタＱ７とを備える。 - 特許庁

In forward shifting, a clock signal/CLK to be supplied to the unit shift register SR_n in the last stage is maintained in a non-active level in a period from an end time t_3 of an activation period of an output signal G_n of the unit shift register SR_n in the last stage till a time t_1 at which the start pulse SP is activated in the next frame period.例文帳に追加

順方向シフト時には、最後段の単位シフトレジスタＳＲ_nの出力信号Ｇ_nの活性期間が終わる時刻ｔ_3から、次のフレーム期間にスタートパルスＳＰが活性化される時刻ｔ_1までの間、最後段の単位シフトレジスタＳＲ_nに供給するクロック信号／ＣＬＫは非活性レベルに維持される。 - 特許庁

To provide a mounted light irradiation device which can exhibit so-called therapeutic effects such as human biorhythm adjustment (biological clock), sleep and waking-up rhythm adjustment and mental stabilization or activation by the brightness and color of emitted light by emitting light to the eyes and the vicinities of the eyes from a light source.例文帳に追加

光源から眼および眼の近傍に光を照射することにより、照射される光の照度、色によって、人の生体リズム（体内時計）の調整、睡眠・覚醒のリズムの調整、ならびに、精神の安定・活性化を図ることができる、いわゆるライトセラピー効果を発揮することのできる装着型光照射装置を提供する。 - 特許庁

An SRAM is provided with a delay circuit 34 delaying a signal ACT which becomes an activation level responding to an active command by a fixed time Td and a latch circuit 35 latching an output signal ACTD of the delay circuit 34 whenever a level of an internal clock signal intCK is varied and generating a column decoder activating signal CDE.例文帳に追加

ＳＤＲＡＭにおいて、アクティブコマンドに応答して活性化レベルになる信号ＡＣＴを一定時間Ｔｄだけ遅延させる遅延回路３４と、内部クロック信号ｉｎｔＣＫのレベルが変化するごとに遅延回路３４の出力信号ＡＣＴＤをラッチし、列デコーダ活性化信号ＣＤＥを生成するラッチ回路３５とを設ける。 - 特許庁

A command latch circuit 100 to which an access command READ CMD is inputted outputs a low level pulse synchronizing with an external clock CLK, outputs an internal pre-charge signal PRE of a low level through a NAND gate 11 and a NAND gate 75 of a test mode sequence circuit 10, and resets an activation signal WL of a work line from a control circuit 200.例文帳に追加

アクセスコマンドＲＥＡＤ ＣＭＤが入力されたコマンドラッチ回路１００は、外部クロックＣＬＫに同期してローレベルパルスを出力し、テストモードシーケンス回路１０のＮＡＮＤゲート１１及びＮＡＮＤゲート７５を介してローレベルの内部プリチャージ信号ＰＲＥを出力して、制御回路２００からワード線の活性化信号ＷＬをリセットする。 - 特許庁

The power consumption of each group in the noticing logic gate is calculated by applying the total sum of the capacity, power supply voltage, clock frequency and the activation ratio for every group in consideration of influence of tr/tf of a signal to be inputted in the noticing logic gate or an individual gate inside the noticing gate and the total sum is defined as the power consumption of the noticing logic gate 105.例文帳に追加

着目論理ゲート，またはその内部の個別ゲートに入力される信号のｔｒ／ｔｆの影響を考慮して，グループ毎に，容量の総和，電源電圧，クロック周波数，並びに活性化率を適用して着目論理ゲート内の各グループの消費電力を計算し，その総和を着目論理ゲートの消費電力とする。 - 特許庁