「bus-arbitration」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

To allow for use of circuit constitution for general purpose bus arbitration and to prevent local deadlock of a master by simple circuit constitution irrespective of state of bus.例文帳に追加

汎用的なバスアービテーションのための回路構成を利用することができると共に、バスの状態に関わらず、簡単な回路構成で局所的なマスタのデッドロックを防止する。 - 特許庁

An arbiter 2 gives the right to use a bus to a clock control circuit 3 with arbitration priority even when a request for the bus is asserted simultaneously from another peripheral circuit.例文帳に追加

アービタ２は、他の周辺回路から同時にバス・リクエストがアサートされていても、アービトレーションの優先度が最優先になっているクロック制御回路３にバスの使用権を与える。 - 特許庁

Arbitration is executed based on information on order of priority which is selected sequentially one by one with a plurality of sets being a repetition unit for each bus cycle which is a unit of an operational cycle of a bus, and a bus use right is given only to the next bus cycle unit.例文帳に追加

バスの動作サイクル単位である１バスサイクル毎に、複数組みを繰り返し単位として、１組づつ順次的に選択される優先順位情報に基づいて調停を行い、次の１バスサイクル単位のみにバス使用権を与える。 - 特許庁

To provide a bus arbitration circuit capable of smoothing data transfer of an input/output function by acquiring rights to use buses in order of bus use requests for plural bus use request origins and improving fundamental performance of a system.例文帳に追加

複数のバス使用要求元に対してバス使用要求の順にバス使用権を獲得して入出力機能のデータ転送を円滑化させ、システムの基本性能を向上し得るバス調停回路を提供すること。 - 特許庁

The MAC hardware 1 has a frame transmitting part 10, a frame receiving part 11, an internal bus arbitration circuit 12, an address control part 13, a DMA interface 14 for external bus, a control register 15 and an internal bus 16.例文帳に追加

ＭＡＣハードウェア１は、フレーム送信部１０と、フレーム受信部１１と、内部バス調停回路１２と、アドレス制御部１３と、外部バス用ＤＭＡインターフェース１４と、制御レジスタ１５と、内部バス１６とを備える。 - 特許庁

An arbitration unit 23 arbitrates the bus use right based on the priority data stored in the priority data storage unit 22.例文帳に追加

調停部２３は、優先順位データ格納部２２に記憶した優先順位データに基づいてバス使用権の調停を行う。 - 特許庁

The access arbitration part 108 receives the first access request from the mode switching part 107, and a second access request from a bus 102.例文帳に追加

アクセス調停部１０８は、モード切替部１０７から第１のアクセス要求を、バス１０２から第２のアクセス要求を受け取る。 - 特許庁

This device is provided with a priority discriminating means 11 for selecting a main bus request body to apply the usage of a common bus on the basis of priority information and outputting the selected result and an arbitration history storage means 15 for storing the selected result as arbitration history.例文帳に追加

共通のバスの使用権を与えるバス要求主体を優先順位情報に基づいて選択し、選択結果を出力する優先順位判別手段１１と、選択結果を調停履歴として記憶する調停履歴記憶手段１５とを備える。 - 特許庁

To provide a bus arbitration switching system for improving reliability in this system by simplifying system configurations, and excluding any risk of the conflict of the access of dual processor devices on a bus.例文帳に追加

システム構成を簡素化すると共に、二重構成のプロセッサ装置のアクセスがバス上で衝突する危険性を排除して、システムの信頼性を向上可能なバス調停切替方式を得る。 - 特許庁

This information processing system 1 is provided with: a bus 3; an I/O 30 for USB; an I/O 40 for UART; a DMAC 20; a bus arbitration circuit 70; and a clock frequency-dividing circuit 80.例文帳に追加

情報処理システム１は、バス３と、ＵＳＢ用Ｉ／Ｏ３０と、ＵＡＲＴ用Ｉ／Ｏ４０と、ＤＭＡＣ２０と、バス調停回路７０と、クロック分周回路８０とを備える。 - 特許庁

To provide an image forming apparatus in a simple configuration for performing arbitration by deciding an appropriate priority order, when arbitrating access from three bus masters to a specific bus slave.例文帳に追加

三つのバスマスタから特定のバススレーブへのアクセスを調停する際に、簡易な構成で適切な優先順位を決定して調停することができる画像形成装置を提供する。 - 特許庁

To provide an image forming apparatus in a simple configuration for performing arbitration by deciding an appropriate priority order, when arbitrating access from a specific bus master to two bus slaves.例文帳に追加

特定のバスマスタから二つのバススレーブへのアクセスを調停する際に、簡易な構成で適切な優先順位を決定して調停することができる画像形成装置を提供する。 - 特許庁

The bus arbitration system saves on switching power by the clock signal by disabling the clock signal used by the plurality of bus masters until permission is granted from the arbiter.例文帳に追加

アービタから許可されるまで、複数のバスマスタに利用されるクロック信号をディセーブルさせることによって、クロック信号によるスイッチング電力を節減するバス仲裁システムである。 - 特許庁

Arbitration is performed giving priority sequentially to a first hierarchy bus master BMG_1 of high urgency, to a second hierarchy bus master BMG_2 required to perform data processing in real time, and a third hierarchy bus master BMG_3 which is neither the first nor second hierarchy bus master according to the properties of the bus masters.例文帳に追加

バスマスタの性質に応じて、緊急性が高い第１階層のバスマスタＢＭＧ＿１と、リアルタイムにデータ処理を行う必要がある第２の階層のバスマスタＢＭＧ＿２と、第１階層および第２階層のバスマスタのいずれでもない第３階層のバスマスタＢＭＧ＿３と、に対して、順に優先して調停を行う。 - 特許庁

To establish communication between nodes in a system where an arbitration assembly of the nodes along a system bus is changed into an acyclic directed graph.例文帳に追加

システムバスに沿ったノードの任意アセンブリが非サイクル有向グラフに変更されているシステムにおいて、各ノード間の通信を確立する。 - 特許庁

An excellent access to the memory bus is provided for the respective DMA controllers and the host port interface, using a round-robin arbitration technique.例文帳に追加

総当たり制調停技術を用いて、各ＤＭＡコントローラ及びホストポートインターフェイスに対してメモリバスへの良好なアクセスを提供する。 - 特許庁

The bus arbitration part 102 arbitrates respective requests based on the priority set and changed by the priority control part 101.例文帳に追加

バス調停部（１０２）は、優先順位制御部（１０１）によって設定変更された優先順位に基づいて、各要求を調停する。 - 特許庁

The memory access arbitration circuit 103 opens a memory bus 112 to the other memory transfer based on comparison between the memory access transfer amount and a threshold.例文帳に追加

メモリアクセス調停回路１０３は、メモリアクセス転送量と閾値との比較に基づいて、他のメモリ転送にメモリバス１１２を開放する。 - 特許庁

A shared external interface 17 carries out arbitration to access to an external bus between the memory controller 14 and the I/O controller 15.例文帳に追加

共用外部インタフェース１７は、メモリコントローラ１４とＩ／Ｏコントローラ１５との間の外部バスへのアクセスに対するアービトレーションを行う。 - 特許庁

To provide a bus arbitration method between control chips for reducing the forms and number of signal lines between the control chips.例文帳に追加

制御チップ間における信号線の形式および数を減少させる、制御チップ間におけるバスアービトレーション方法を提供する。 - 特許庁

In recognizing that the shared bus 8 is an idle status, the arbitration circuit 2 asserts only one of the bus permission signals according to a parking master selection signal to be inputted from a parking master setting circuit 1, and permits the bus use right only to one device of the bus masters 3, 4 and 5.例文帳に追加

調停回路２は共有バス８がアイドル状態であることを認識すると、パーキングマスタ設定回路１から入力されるパーキングマスタ選択信号によってバス許可信号のいずれか一つのみをアサートし、バスマスタ３，４，５のうちの一デバイスに対してのみバス使用権を許可する。 - 特許庁

When each of the bus masters each controlling data transfer via a bus circuit outputs data transfer requirement, an arbitration circuit 42 makes one bus master execute the data transfer on the basis of each priority set in each bus master performing the output.例文帳に追加

調停回路４２は、バス回路を介したデータ転送を制御するバスマスタの各々がデータ転送要求を出力すると、該出力を行っているバスマスタ毎に設定される各優先度に基づいて、いずれか一つのバスマスタによるデータ転送を実行させる構成である。 - 特許庁

In this data processing system, a bus arbitration circuit arbitrating a bus occupancy right between the CPU and the DMA controller in access to a memory periodically measures a bus load by the access to the memory from the CPU, and transmits bus load information to the DMA controller.例文帳に追加

メモリへのアクセスにおいてＣＰＵ又はＤＭＡ制御装置の間でバス占有権を調停するバス調停回路は、前記ＣＰＵからの前記メモリに対するアクセスによるバス負荷を定期的に計測してそのバス負荷情報を前記ＤＭＡ制御装置へ送信する。 - 特許庁

To provide a topology recognition section that can eliminate a route contention state without fail even on the occurrence of so-called route contention state in a topology recognition process in a bus arbitration device in a network consisting of devices in compliance with the IEEE1394 and to provide the bus arbitration device.例文帳に追加

IEEE1394を搭載する機器で構成されるネットワークのバス調停装置において、トポロジー認識プロセスにおいて所謂ルート・コンテション状態になっても、必ずルート・コンテンション状態を解消することができるトポロジー認識部及び該トポロジー認識部を備えるバス調停装置を提供する。 - 特許庁

A channel decision part assigns a bus use right to one of channel numbers SN1 to SN3 outputted from intra-level arbitration parts 41a to 41c whose levels accord to the inter-level arbitration signals SA1 and SA2.例文帳に追加

チャネル確定部は、各レベル内調停部４１ａ〜４１ｃから出力されるチャネル番号ＳＮ１〜ＳＮ３のうち、レベル間調停信号ＳＡ１，ＳＡ２に応じたレベルのチャネル番号についてバスの使用権を確定する。 - 特許庁

When the frame transmitting part 10 and the frame receiving part 11 exchange data with the internal bus arbitration circuit 12 and the internal bus arbitration circuit 12 exchanges the data with the DMA interface 14 for external bus, the data is transmitted/received by a data format by unit of cluster comprised of a header of four byte, an address of four byte and data of 16 byte.例文帳に追加

フレーム送信部１０及びフレーム受信部１１が内部バス調停回路１２との間でデータをやり取りしたり、内部バス調停回路１２が外部バス用ＤＭＡインターフェース１４との間でデータをやり取りしたりする際には、４バイトのヘッダと、４バイトのアドレスと、１６バイトのデータとからなるクラスタ単位のデータフォーマットで送受信する。 - 特許庁

To provide a bus arbitration circuit to prevent sinking of transfer from a specific device.例文帳に追加

使用したい転送制御部１０がビジー状態の時はリトライ処理となるが、これが連続すると特定のデバイスからの転送がリトライし続け沈み込む。 - 特許庁

To provide a communication processor internal bus arbitration system for eliminating a failure relating to transmission and reception buffers in a communication processor.例文帳に追加

通信プロセッサにおいて、送受信バッファに関連した不具合を解決する通信プロセッサ内部バス調停方式を提供することである。 - 特許庁

Even in a sleep state, the bus arbitration block 6A holds split responses from the slave block 3 etc., which are in normal operation.例文帳に追加

これにより、バス調停ブロック６Ａがスリープ状態であっても、通常動作を行っているスレーブブロック３等からのスプリット応答を保持される。 - 特許庁

To reconcile the flexible and appropriate arbitration of a bus and the avoidance of the complication of an apparatus constitution and an increase in apparatus cost and the like.例文帳に追加

柔軟で適切なバスのアービトレーションの実現と、装置構成の複雑化や装置コストの上昇等の回避とを、それぞれ両立させる。 - 特許庁

This arbitration circuit is provided with a storage part 4 storing the latest permission state (the state of first and second bus access permission PM1 and PM2) to first and second bus access requests RQ1 and RQ2.例文帳に追加

第１及び第２のバスアクセス要求ＲＱ１，ＲＱ２に対する最新の許可状況（第１及び第２のバスアクセス許可ＰＭ１，ＰＭ２の状態）を記憶する記憶部４を備える。 - 特許庁

To provide a bus arbitration circuit that can arbitrate a bus such that a synchronous device capable of repeatedly transmitting data strings forming synchronous data requiring band guarantee can transmit the synchronous data more reliably.例文帳に追加

帯域保証が必要な同期データを構成するデータ列を繰り返し伝送可能な同期デバイスが、より確実に同期データを伝送できるようにバスを調停可能なバス調停回路を実現する。 - 特許庁

Afterwards, a bus arbitration request AK2 is sent to the device 11D2 and user data U2 are driven on the bus Sx in steps S4 and S5.例文帳に追加

調停装置１２は、各デバイスからのバス調停要求ＲＱ＃のパルス幅として表される優先度ＰＲ＃からバス調停応答ＡＫ＃を返すべきデバイスを判定し、バス使用権を許可するためのバス調停応答を返す。 - 特許庁

To provide a system for communication between IP cores that has a simple structure dispensing with bus arbitration by applying a token system used in computer networks to bus control between ACUs.例文帳に追加

ＡＣＵ間のバス制御にコンピュータネットワークで用いられているトークン方式を適用することにより、バス調停を必要としない単純な構成にできるＩＰコア間の通信方式を提供する。 - 特許庁

When a writing request is transmitted from an internal memory 211 having an internal bus of n-bits, a bus use is permitted by a bus arbitration part 107, but conversion into a m-bit width (m>n) is required when DMA-transferred by a memory reading control part 208.例文帳に追加

ｎビットの内部バスを持つ内部メモリ２１１からの書き込み要求であった場合、バス調停部１０７でバス使用許可が与えられるが、メモリ読み出し制御部２０８がＤＭＡ転送する際にｍ（ｍ＞ｎ）ビット幅への変換が必要となる。 - 特許庁

To control a clock by using bus right identification information which a bus right arbitration means itself has or to start control so that a function block having a bus right is supplied with a clock of appropriate frequency and low power consumption is realized.例文帳に追加

バス権調停手段自体が持つバス権識別情報を用いてクロックを制御し、あるいは制御を開始することによって、バス権をもつ機能ブロックに適切な周波数のクロックを供給したり、低消費電力を実現すること。 - 特許庁

First and second CPUs 11 and 12 send bus request signals 36 and 37 to an arbitration part 14 when accessing an SDRAM 13, and when bus permission signals 38, 39 are returned, the corresponding CPU drives a bus.例文帳に追加

第１および第２のＣＰＵ部１１、１２は、ＳＤＲＡＭ部１３をアクセスするとき調停部１４にバス要求信号３６、３７を送出し、バス許可信号３８、３９が送られてきた段階で、対応するＣＰＵ部がバスをドライブすればよい。 - 特許庁

The bus system BS 1 includes: a multiplexor MUX which selects information from N masters MS and gives it to a SDRAM controller SC; and a bus right arbitration section AR1 which selects one of the masters with a data transfer request and grants it the bus right.例文帳に追加

バスシステムＢＳ１は、Ｎ個のマスタＭＳからの情報を選択してＳＤＲＡＭコントローラＳＣに与えるマルチプレクサＭＵＸと、データ転送要求のあるマスタのうち１つを選択してバス権を与えるバス権調停部ＡＲ１を備えている。 - 特許庁

This bus arbitration circuit 1 includes: a fixation priority decision circuit 3 permitting a bus use right to an access request from a bus master having high priority of access requests from a plurality of bus masters 4, 5, 6; and a decision adjustment circuit 2 deciding whether or not to assert the access requests from the plurality of bus masters to the fixation priority decision circuit 3.例文帳に追加

本発明にかかるバス調停回路１は、複数のバスマスタ４、５、６からのアクセス要求のうち優先度の高いバスマスタからのアクセス要求に対してバス使用権を許可する固定優先判定回路３と、複数のバスマスタからのアクセス要求を固定優先判定回路３へアサートするか否かを判定する判定調整回路２と、を備える。 - 特許庁

It is preferable that the embedded system bus has a dedicated function effective for arbitration access at any time for enabling communication among various kinds of embedded system components.例文帳に追加

該埋込システムバスは、各種埋込システムコンポーネント間の通信を可能すべく、何時でも調停アクセスに有効な専用機能とするのが好ましい。 - 特許庁

When a collision of header occurs, the nodes execute response transmission in accordance with a granted header in bus arbitration regardless of whether the header is a regular interval header or an event header.例文帳に追加

また、定期ヘッダかイベントヘッダかに拘わらず、ヘッダが衝突した場合には、バス調停で勝ち残ったヘッダに従って、レスポンスの送信を実行する。 - 特許庁

The bus arbitration part 50 makes the functional part specified as a fault stop the operation, or perform processing to remove it, and continue a normal operation.例文帳に追加

バス調停部５０は、故障として特定した機能部に対して、その動作を停止させ、又は切り離す処理を行い、正常動作を継続させる。 - 特許庁

The front side and back side image data can be transmitted through one parallel bus to a memory or the like, by arbitration due to an image signal control part 202.例文帳に追加

画像信号制御部２０２が調停することで、表面側および裏面側の画像データを１本のパラレルバスを通じてメモリーなどへ送信できる。 - 特許庁

To provide a bus arbitration device for transmitting a request from a specific master to a slave with low latency, and for securing a band necessary for the other masters.例文帳に追加

特定のマスタからの要求を低レイテンシでスレーブに伝送できると共に、他のマスタに必要な帯域を確保できるバス調停装置を提供すること。 - 特許庁

A master controller 3401 switches the correspondence set between the bus requests given from a selector 3404 and an arbitration sequencer of each priority according to the value of a register 3401b.例文帳に追加

レジスタ３４０１ｂの値に応じて、マスタコントローラ３４０１は、セレクタ３４０４によるバス要求と各優先度のアービトレーションシーケンサとの対応を切り替える。 - 特許庁