「bus-arbitration」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

The arbitration circuit 42 outputs a bus master selection signal S42 to the selector 44, so that either of bus control response signals ACK3 or S31-2b may be selected, based on the priority order setting signal S41.例文帳に追加

アービトレーション回路４２は、優先順位設定信号Ｓ４１に基づき、バス制御応答信号ＡＣＫ３，Ｓ３１−２ｂのどちらかを選択するようにセレクタ４４へバスマスタ選択信号Ｓ４２を出力する。 - 特許庁

To use various memories connected to each internal bus while each CPU accesses a shared memory in a multi-CPU system, and to eliminate the need for each CPU itself to perform bus arbitration.例文帳に追加

マルチＣＰＵシステムにおいて、各ＣＰＵが、共有メモリにアクセス中でも、それぞれの内部バスに接続されている各種メモリの使用を可能として、また、各ＣＰＵ自体はバス調停を行う必要性をなくす。 - 特許庁

To provide a method for arbitration of memory bus, to which a plurality of data transfer circuits request the rights of use and a memory control circuit, capable of inputting/outputting data with any timing.例文帳に追加

複数のデータ転送回路が使用権を要求するメモリバスの調停方法及び任意のタイミングのデータ入出力を可能にするメモリ制御回路を得る。 - 特許庁

By providing the arbitration part 16, corresponding to the memory access requests from the respective bus masters 1-1 to 1-4, a time slot to be controlled in time division manner is flexibly allocated.例文帳に追加

調停部１６を設けることにより、各バス・マスタ１−１〜１−４からのメモリ・アクセス要求に対し時分割に制御されるタイムスロットを柔軟に割り当てる。 - 特許庁

An arbitration control part 14 makes a main bus B1 read data transferred from the shared memory to the buffer memory 13 from the buffer memory 13 in the case of reading data from the shared memory 3.例文帳に追加

調停制御部１４は、共有メモリ３からの読出時には共有メモリからバッファメモリ１３に転送したデータをバッファメモリ１３からメインバスＢ１に読み出させる。 - 特許庁

A bus arbitration circuit 42 periodically monitors the count values of the counter registers 56 of respective devices 1 to 4 and arbitrates only the device having the a prescribed count value (e.g. "0").例文帳に追加

バス調停回路４２は、デバイス１〜４のカウンタレジスタ５６のカウント値を定期的に監視し、カウント値が所定値（例えば「０」）になったデバイスだけが調停の対象とされる。 - 特許庁

When nodes of an IEEE1394 PHY chip 11 and a tester 13 rise, arbitration of a bus between the PHY chip 11 and the tester 13 is started.例文帳に追加

ＩＥＥＥ１３９４ＰＨＹチップ１１及びテスタ１３のノードが立ち上がると、ＩＥＥＥ１３９４ＰＨＹチップ１１と、テスタ１３とのバスのアービトレーションが開始される。 - 特許庁

To provide a bus arbitration device for achieving access control while maintaining data transfer efficiency even when the same access request is redundantly generated from a plurality of masters to slaves.例文帳に追加

複数のマスタからスレーブへ同一のアクセス要求が重複して発生した場合であっても、データ転送効率を維持しつつアクセス制御が可能なバス調停装置を得る。 - 特許庁

To provide a bus arbitration device for flexibly changing the priority of a CPU which performs access to a register, and for easily preparing a program to be executed by a CPU.例文帳に追加

レジスタにアクセスするＣＰＵの優先度を柔軟に変えることが可能で、しかも、ＣＰＵで実行されるプログラムの作成が容易なバス調停装置を提供する。 - 特許庁

To provide a control circuit capable of continuously transmitting a subsequent frame with the same priority as that of the preceding frame onto a bus even when arbitration timing is late.例文帳に追加

先のフレームと同じ優先順位の後続フレームを、アービトレーションタイミングに遅れた場合でもバス上に連続して送信することができる制御回路を提供する。 - 特許庁

A signal generating circuit 16 of the bus arbitration unit 14 generates signals for allocating write-back buses 17 to the execution units according to the assigned priority levels.例文帳に追加

バス調停ユニット１４の信号発生回路１６は、割り付けられた優先順位が高い順に、実行ユニットにライトバックバス１７を割り当てる信号を発生する。 - 特許庁

To provide a bus arbitration system where the increase of a circuit scale is suppressed to minimum and data transfer efficiency is not deteriorated even if the number of buses increases.例文帳に追加

バスの数が増加しても，回路規模の増加が最小限に抑えられ，データ転送効率の低下を生じさせることのないバス・アービトレーション・システムを提供する。 - 特許庁

If the priority of the present station is the highest among all the priority data, for example, an arbitration win is determined and the bus use right is acquired.例文帳に追加

例えば、全ての優先順位データの中で自局の優先順位データが最も優先順位が高い場合、調停勝利と判定し、バス使用権を獲得する。 - 特許庁

An arbitor 16 activates a REQA14 and an output from a D-FF 17, and when a bus arbitration timing signal ARBCYCLE is activated, a GNTA 14 indicating the reception of the bus request is returned to the arbitor 16.例文帳に追加

アービタ１６でＲＥＱＡ１４をアクティブにし、Ｄ−ＦＦ１７の出力をアクティブにし、バス調停タイミング信号ＡＲＢＣＹＣＬＥがアクティブになると、バス要求を受け付けたことを示すＧＮＴＡ１４をアービタ１６に返却する。 - 特許庁

After acquiring the right of use of a transmitter side bus 10b from an arbitration means 9, each header generating means receives the header information via the transmitter side bus from the sub storage means provided in common to each header generating means to build up a packet header of a transmission packet.例文帳に追加

各ヘッダ生成手段は調停手段９から送信側バス１０ｂの使用権を獲得した後、共通の副記憶手段から送信側バスを介してヘッダ情報を受け取り、送信パケットのパケットヘッダを構築する。 - 特許庁

When a priority of a communication state of a CAN bus at data transmission is higher than that of a data frame in CAN communication, the transmission of the data frame to the CAN bus is interrupted as an arbitration failure.例文帳に追加

ＣＡＮ通信においては、データ送信時におけるＣＡＮバスの通信状態がそのデータフレームのものよりも優先度の高いものであるとき、調停負けが生じたとしてそのデータフレームのＣＡＮバスへの送信を中断する。 - 特許庁

At that time, a bus arbitration device performs arbitration, so that a sub CPU-startup program 121, a sub CPU-startup program 122, and a sub CPU-startup program 123 are transferred in parallel in a period 152, a period 154, and a period 156.例文帳に追加

このとき、バス調停装置によるアービトレーションが行われるので、副CPU起動用プログラム１２１の転送、副CPU起動用プログラム１２２の転送、および副CPU起動用プログラム１２３の転送が、期間１５２、期間１５４、および期間１５６において、並行して行われることになる。 - 特許庁

If the calculated bus occupation rate S is lower than preliminarily determined decision value '10', a mode switching signal LWS is outputted to a CPU 14 by a low- power consumption mode switching decision part in a bus arbitration part 6.例文帳に追加

そして、算出されたバス占有率Ｓが予め決められた判定値「１０」よりも小さい場合には、バス調停部６内の低消費電力モード移行判定部１８により、モード移行信号ＬＷＳがＣＰＵ１４に対し出力される。 - 特許庁

Then the decision part 103 sends the arbitration ID of the decided device to a system bus 105 and outputs a counter reset signal 107 for resetting the counter value of the device acquiring the bus to the counter part 101.例文帳に追加

優先度判定部１０３は、判定した装置のアービトレーションＩＤをシステムバス１０５上に送出し、同時にアービトレーションカウンタ部１０１に対してバスを獲得した装置のカウンタ値を“０”にリセットするようにカウンタリセット信号１０７にて通知する。 - 特許庁

To transmit a signal from a bus arbitration circuit and signals from other transceivers to a transceiver circuit whose operation speed is slow, even when the maximum operation speeds of a plurality of transceiver circuits in an IEEE1394 physical layer circuit are different in an IEEE1394 serial bus.例文帳に追加

IEEE1394シリアルバスにおいて、IEEE1394物理層回路中の複数のトランシ−バ回路の最大動作速度が異なる場合にも、動作速度が遅いトランシーバ回路へバス調停回路からの信号及び他のトランシーバ回路からの信号を伝達できるようにする。 - 特許庁

An arbitration circuit 3 of an active processor device 1 transmits a signal(GNTB) 16 for transferring the use right of a common bus 20 to an arbitration circuit 13 of a processor device 11 to be active in response to a switching instruction 4 of an operating processor device 1.例文帳に追加

運用プロセッサ装置１の切替え指示４に応答して、運用状態にあったプロセッサ装置１の調停回路３が、運用状態となるプロセッサ装置１１の調停回路１３に対して、共通バス２０の使用権を明け渡す信号（ＧＮＴＢ）１６を送出するようにする。 - 特許庁

An arbitration circuit 11 allocates an unused bus to one or more master devices requesting an allocation among the plurality of master devices M0 through Mn on the basis of an allocation priority and a timing at which a bus allocation has been requested and, and sets a processing order to a processing request of the master devices with a bus allocated thereto.例文帳に追加

調停回路１１は、複数のマスタ装置Ｍ０〜Ｍｎのうちバスの割当を要求している１または複数のマスタ装置に対して、バスの割当を要求したタイミングと割当優先度とに基づいて不使用のバスを割当てるとともに、バスを割当てたマスタ装置の処理要求に対して処理順位を設定する。 - 特許庁

Only after receiving the signal /QACK from the CPU 201, the power-saving compatible circuit 222 sends a signal /REQ to a PCI bus arbiter 219 instead of the general-purpose I/O LSI 221, and if a bus access right is allowed after arbitration, a signal /GRT is sent from the PCI bus arbiter 219 to the general-purpose I/O LSI 221.例文帳に追加

節電対応回路２２２はＣＰＵ２０１から信号／ＱＡＣＫを受け取って初めて汎用Ｉ／Ｏ ＬＳＩ２２１に代わってＰＣＩバスアービタ２１９に信号／ＲＥＱを送り、調停後にバスアクセス権が許諾されるときには信号／ＧＲＴがＰＣＩバスアービタ２１９から汎用Ｉ／Ｏ ＬＳＩ２２１に送られる。 - 特許庁

Also, the arbitration control part 14 transfers the data from the main bus B1 to the buffer memory 13 in the case of writing data in the shared memory 13, and makes the shared memory write the data of the buffer memory 13.例文帳に追加

また、調停制御部１４は、共有メモリ１３への書込時にはメインバスＢ１からバッファメモリ１３にデータを転送しバッファメモリ１３のデータを共有メモリに書き込ませる。 - 特許庁

To provide a device capable of simultaneously writing/ reading out data without executing bus arbitration and preventing data from skip writing, double reading, etc. and suitable for high speed data transfer.例文帳に追加

バス・アービトレーションを行うことなく、同時に書込み、読出しを可能にすると共に、データのスキップ書込み、二重読出し等を防止して、高速なデータ転送に好適なを提供する。 - 特許庁

To provide a microcontroller that attains both reduced power consumption by the stop of an internal clock in a sleep mode and efficient processing by a split operation, without disrupting a bus arbitration operation.例文帳に追加

マイクロコントローラにおいて、バス調停動作を破綻させることなく、スリープモード時の内部クロックの停止による消費電力の低減と、スプリット動作による処理の効率化を両立させる。 - 特許庁

A bus arbitration circuit 1 reads information for deciding the operation speed of a transceiver circuit from a register circuit 4 and adjusts the operation speeds of a plurality of transceiver circuits 10, 11 and 20.例文帳に追加

バス調停回路１は、トランシーバ回路の動作速度を決定する情報をレジスタ回路４から読み込み複数のトランシーバ回路１０、１１、２０の動作速度を調整する。 - 特許庁

To provide a data reader-writer capable of shortening reading/writing access time required for an access of low priority by arbitration and reducing the load of a data bus.例文帳に追加

アービトレーションにより優先順位の低いアクセスにおいて掛かっていた読み書きアクセスへの時間を短縮し、データバスの負担を軽減することが可能なデータ読み書き装置を提供する。 - 特許庁

The communication apparatus 20 receives the message packet on the bus through the controller 30 based on the coincidence of the rewritten node ID in the arbitration field with own node ID.例文帳に追加

通信装置２０は、制御装置３０によって、書き替えられたアービトレーションフィールドのノードＩＤと、自己のノードＩＤとの一致に基づき、バス上のメッセージパケットの受信を行う。 - 特許庁

A memory bus arbitration unit 130 calculates, based on the necessary band width information, a total of necessary band width of a plurality of function blocks 110, and determines whether the total of necessary band width of the plurality of function blocks 110 exceeds an overall band width of a data bus.例文帳に追加

メモリバス調停部１３０は、必要バンド幅情報に基づいて、複数の機能ブロック１１０の必要バンド幅の合計を算出し、複数の機能ブロック１１０の必要バンド幅の合計がデータバスの全体バンド幅を超えているか否かを判定する。 - 特許庁

An LSI configuration provides a I/O bus 107 having sections 107 a to d, each of which is connected to a bus arbitration circuit 109 and a peripheral functional block 103 to 105, and a connection and breaking means 108 a to c, each of which electrically connects and breaks each section.例文帳に追加

Ｉ／Ｏバス１０７がセクション１０７ａ〜ｄに分割され、それぞれにバス調停回路１０９と周辺機能ブロック１０３〜１０５が１つづつ接続され、各セクション間の電気的接続と遮断を行う接続・遮断手段１０８а〜ｃが設けられる。 - 特許庁

Circuit boards including CPU or other devices and/or distributed memory, data input/output buffers, queues including request tag queues, coherent input queues ('CIQ'), and address controller implementing address bus arbitration are plugged into one or more split transaction snooping bus systems.例文帳に追加

ＣＰＵまたはその他の装置および／または分散メモリ、データ入出力バッファ、要求タグ・キューを含むキュー、コヒーレント入力キュー（"CIQ"）、およびアドレス・バス調停を実施するアドレス・コントローラを含む回路基板を、１系統以上の分割トランザクション・スヌーピング・バス・システムに差し込む。 - 特許庁

To provide an arbitration means which includes a plurality of DMA channels connected to a shared bus and efficiently accesses a memory such as an SDRAM while maintaining a predetermined priority order.例文帳に追加

共有バスに接続する複数のＤＭＡチャネルがあって、ＳＤＲＡＭ等のメモリにアクセスする際に、あらかじめ決められた優先順位を守りながら、高効率にメモリアクセスする調停手段を提供する。 - 特許庁

An acquiring node determining logical part 12 determines a bus using right acquiring node by collating information on a management table 10 with request information received by a request receiving part 11 and sends the determined node to an arbitration control part 13.例文帳に追加

獲得ノード決定論理部１２は、管理テーブル１０の情報とリクエスト受信部１１が受信したリクエスト情報とを照合してバス使用権獲得ノードを決定し調停制御部１３に送る。 - 特許庁

It is set that a right of use of a first bus is given to the first device 91 for time appropriate to transfer of the data amount D by every time S1 and a second arbitration part 12 is notified of the band information.例文帳に追加

時間Ｓ１ごとにデータ量Ｄの転送に見合う時間、第１デバイス９１に第１バスの使用権を与えることを設定し、当該帯域情報を第２調停部１２へ通知する。 - 特許庁

An arbiter 606 selects an inner request for permitting the use of the PCI bus 207 on the basis of arbitration order in which priority for using the PCI bus 207 is determined for respective DMACs to be transmitting sources of the received inner request, reservation requests and the history of end factors of respective transactions informed from the bus end state monitoring part 604.例文帳に追加

アービター６０６は、受信した内部リクエストの送信元となる各ＤＭＡＣに対してＰＣＩバス２０７を使用する優先順位を定めたアービトレーション順位や保留リクエストと、バス終了状態監視部６０４から通知される各トランザクションの終了要因の履歴とに基づいて、ＰＣＩバス２０７の使用を許可する内部リクエストを選択する。 - 特許庁

The bus-arbitration circuit 109 controls the connection and breaking means 108 a to c so that the sections 107 a to d being not used for the data transmission are electrically separated from the I/O bus 107 when one of the blocks 103 to 105 transfers data to a CPU 101 or a memory 110 via the I/O bus 107.例文帳に追加

バス調停回路１０９は、ブロック１０３〜１０５のいずれか１つがＩ／Ｏバス１０７を介してＣＰＵ１０１又はメモリ１１０とデータ転送を行う場合に、セクション１０７ａ〜ｄの内でデータ転送に不要なセクションをＩ／Ｏバス１０７から電気的に切り離すように接続・遮断手段１０８ａ〜ｃを制御する。 - 特許庁

A priority decision part 103 receives a bus acquisition request signal 106 outputted from each of devices connected to a bus, extracts a counter value 110 indicating the bus acquisition expression frequency of respective devices from an arbitration counter part 101 and the priority data 111 of respective devices which are previously set up in a priority setting register part 102 and decides the priority of respective devices.例文帳に追加

優先度判定部１０３は、バスに接続された各装置から出力されるバス獲得要求信号１０６を受け、アービトレーションカウンタ部１０１から各装置のバス獲得表明回数を示すカウンタ値１１０と、優先度設定レジスタ部１０２に予め設定された各装置の優先度のデータ１１１とを取り出して優先度判定を行う。 - 特許庁

A system having a memory arbitration circuit is provided with: a priority order determination part 22 for determining the priority order of bus masters A11, B12 and 13; and a signal generation part 23 for receiving memory access requests from the bus masters A11, B12 and 13, and generating a control signal for memory access on the basis of the priority order.例文帳に追加

メモリ調停回路を有するシステムは、バスマスタＡ１１、Ｂ１２、１３の優先順位を判定する優先順位判定部２２と、バスマスタＡ１１、Ｂ１２、１３からのメモリアクセス要求を受け、優先順位に基づき、メモリアクセスのための制御信号を生成する信号生成部２３とを有する。 - 特許庁

A bus arbitration part 12A designates a port control part 11A for permitting the next access by a second selection signal, and applies the matching detection signal of the port control part 11A from a selector 14 to a pre-charge control part 17.例文帳に追加

バス調停部１２Ａは次にアクセスを許可するポート制御部１１Ａを第２の選択信号で指定し、セレクタ１４からポート制御部１１Ａの一致検出信号をプリチャージ制御部１７に与える。 - 特許庁

The microcontroller has a bus arbitration block 6A comprising holding circuits 66_1 and 66_2 for holding split signals SPL3 and SPL5 from a slave block 3 and a stop control block 5 even while an internal clock CLK2 is stopped.例文帳に追加

内部クロックＣＬＫ２が停止しているときにでも、スレーブブロック３や停止制御ブロック５からのスプリット信号ＳＰＬ３，ＳＰＬ５を保持する保持回路６６_１，６６_２を備えたバス調停ブロック６Ａを設ける。 - 特許庁

When the occurrence of a bus reset due to the connection of a new device, etc., is detected, a device (node) which does not have an arbitration function itself performs master-slave declaration to show that the device itself is a device of a terminal side because it cannot be a root.例文帳に追加

調停機能を持たない機器（ノード）はルートになることができないので、新たな機器の接続等によってバスリセットの発生が検出されると、自身が末端側の機器であるように親子宣言を行う。 - 特許庁

A controller 30 replaces and rewrites the node IDs written in the arbitration field and the auxiliary field of the message packet sent from the communication apparatus 10 and sends out the resultant message packet on the bus.例文帳に追加

そして、制御装置３０が、通信装置１０の送出したメッセージパケットのアービトレーションフィールドと補助フィールドとに書き込まれたノードＩＤを入れ替えて再書き込みを行い、そのメッセージパケットをバス上に送出する。 - 特許庁

An arbitration algorithm at the time of bus access by respective modules configuring a pipeline is changed according to load relations between those respective modules so as to prevent or reduce stall, or to reduce the influence of stall.例文帳に追加

パイプラインを構成するそれぞれのモジュールによるバスアクセス時の調停アルゴリズムを前期各モジュール間の負荷関係に応じて変更することにより、ストールを回避または軽減するか、またはストールの影響を軽減させる。 - 特許庁

When inputting a continuous request signal 212 together with a transfer request signal 211 from one data transfer circuit 2, an arbitration device 3 performing the arbitration of the bus use right of an SDRAM 1 in response to requests from a plurality of data transfer circuits 2 successively imparts the bus use right to one data transfer circuit 2 in preference to the other data transfer circuits 2 after data transfer corresponding to the transfer request signal 211 ends.例文帳に追加

複数のデータ転送回路２からの要求に応じてＳＤＲＡＭ１のバス使用権の調停を行う調停装置３において、一のデータ転送回路２から転送要求信号２１１とともに連続要求信号２１２を入力したとき、該転送要求信号２１１に応じたデータ転送が終了した後、他のデータ転送回路２に優先して前記一のデータ転送回路２にバス使用権を継続して付与する。 - 特許庁