「bus-arbitration」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

The second arbitration part 12 sets that a right of use of a second bus is given to a bridge part 21 for the time appropriate to transfer of the data amount D by every time S2 equal to or shorter than the time S1 based on the notified band information.例文帳に追加

第２調停部１２は、通知された帯域情報に基づいて、時間Ｓ１と等しいかより短い時間Ｓ２ごとにデータ量Ｄの転送に見合う時間、ブリッジ部２１に第２バスの使用権を与えることを設定する。 - 特許庁

To allow each memory array to operate independently, and eliminate bus arbitration between a plurality of CPU chips when memories are integrated by providing a plurality of memory arrays in one chip in a system in which the plurality of CPU chips use a plurality of memories.例文帳に追加

複数のＣＰＵで複数のメモリを使用するシステムにおいて、１チップに複数のメモリアレイを持たせてメモリを統合する場合、各メモリアレイ毎に独立の動作が可能であり、且つＣＰＵ間でのバス調停を不要にする。 - 特許庁

When the second processor executes an instruction associated with the bus access, the memory management mechanism of the second processor stops the access, requests exception handling, and waits until receiving an arbitration end notification by a second signal from the first processor.例文帳に追加

第２のプロセッサがバスアクセスを伴う命令を実行したときは、当該第２のプロセッサのメモリ管理機構が当該アクセスを中止し、例外処理を要求して、第１のプロセッサから第２の信号によって調停終了通知を受信するまで待機する。 - 特許庁

The bus arbitration device arbitrates the data transfer requests according to one or more orders of priority determined respectively on the individual basis by the plurality of bus masters.例文帳に追加

複数のバスマスタのデータ転送要求を調停し、前記複数のバスマスタの中からデータ転送を許可したバスマスタに対して、メモリバスへのアクセスを許可するバス調停装置であって、前記複数のバスマスタにより、それぞれ独自の基準に基づいて決定される１または複数の優先度に応じて、前記データ転送要求を調停するバス調停装置である。 - 特許庁

This graphic object processor performing a prescribed process with respect to an attribute of a graphic object so as to form a raster pixel image has: a plurality of processing means performing a plurality of processes related to an arbitrary attribute of the graphic object; and a bus access arbitration means arbitrating bus access from the respective processing means.例文帳に追加

本発明は、ラスター画素イメージを形成するべくグラフィックオブジェクトの任意の属性に関して所定の処理を行うグラフィックオブジェクト処理装置であって、前記グラフィックオブジェクトの任意の属性に関する複数の処理を行う複数の処理手段と、前記複数の処理手段のそれぞれからのバスアクセスを調停するバスアクセス調停手段と、を備える。 - 特許庁

The arbitration circuit 42 includes: a band measurement circuit 52 measuring an effective band about the data transfer by the bus master outputting band guarantee requirement; and a priority decision circuit 51 changing the priority set in the bus master outputting the band guarantee requirement according to the measured effective band.例文帳に追加

さらに、調停回路４２には、帯域保証要求を出力しているバスマスタによるデータ転送について、実効帯域を計測する帯域測定回路５２と、上記計測された実効帯域に応じて上記帯域保証要求を出力しているバスマスタに設定される優先度を変更する優先度判定回路５１と、を含む。 - 特許庁

A communication apparatus 10 writes own node ID as the transmission source ID in an arbitration field of a message packet to be sent out on a bus, writes a destination node ID in an auxiliary field defined at a given position in the message packet, and sends out the message packet.例文帳に追加

通信装置１０が、バス上に送出するメッセージパケットのアービトレーションフィールドに自身のノードＩＤを送信元ＩＤとして書き込み、メッセージパケットの所定位置に定義された補助フィールドに送信先ノードのノードＩＤを書き込み、そのメッセージパケットを送出する。 - 特許庁

To provide a data transfer control device configured to perform bus arbitration, securing the transfer speed of specific access with simple configuration without using software, and preventing the operation of a controller from being hindered even if packets do not come continuously.例文帳に追加

バス調停を行うように構成されたデータ転送制御装置において、ソフトウェアを用いることなく簡単な構成で特定のアクセスの転送スピードを確保でき、パケットが連続にこなくてもコントローラの動作を阻害しないデータ転送制御装置を実現すること。 - 特許庁

When detection of ON setting is reported from the area bit searching part when a burst transfer enabling signal is asserted by a DMA control part 4, control to interrupt the cycle of the external access is performed by an external bus arbitration part by interrupting the DMA transfer.例文帳に追加

外部バス調停部は、ＤＭＡ制御部４からバースト転送イネーブル信号がアサートされているときに、エリアビットサーチ部からＯＮ設定の検出が通知されると、ＤＭＡ転送を中断し当該外部アクセスのサイクルを割り込ませるための制御を行なう。 - 特許庁

In a bus arbitration device 500 that utilizes the resource use management device, upon detecting that a processor 60 is permitted to access a memory 80, a detection unit 510 decreases the value of a counter 130 by 1 and starts a timer, in a delay circuit 110, that is not in operation to count time.例文帳に追加

リソース使用管理装置を適用したバス調停装置５００の検出部５１０は、プロセッサ６０に対しメモリ８０へのアクセスが許可されたことを検出し、カウンタ１３０の値を１つ減少させ、遅延回路１１０の計時を行っていないタイマに計時を開始させる。 - 特許庁

Therefore, when the SDRAM busy signal is output from the busy timing adjustment circuit 40, or when the frequency of access to a SDRAM 13 is low, the arbitration circuit 38 can preferentially assign bus use permission to the control circuit with high immediacy.例文帳に追加

よって、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されている場合には、即ち、ＳＤＲＡＭ１３へのアクセスの頻度が高い場合には、ＳＤＲＡＭアクセス調停回路３８は、即時性の高い制御回路へ優先してバス使用許可を付与することができる。 - 特許庁

When an interrupt request is notified, an interrupt controller 8 notifies the CPU of execution of the interrupt processing and outputs a priority processing request signal PPR for requesting priority acceptance of the access request of the CPU to the bus access arbitration circuit 7.例文帳に追加

割り込みコントローラ８は、割り込み要求が通知されると、ＣＰＵに対して割り込み処理の実行を通知するとともに、当該ＣＰＵのアクセス要求を優先して受け付けることを要求する優先処理要求信号ＰＰＲをバスアクセス調停回路７に出力する。 - 特許庁

To provide a bus arbitration device for securing data communication performance for executing processing whose real time property is requested within a prescribed time or less without making data access quantity to a common memory in performing the processing whose real time property is requested larger than necessary.例文帳に追加

リアルタイム性の要求される処理を所定時間以下で実施できると共に、リアルタイム性の要求される処理を行う場合の共通メモリへのデータアクセス量を必要以上に大きくすることなく、データ通信性能を確保することができるバス調停装置を得る。 - 特許庁

This function verification device is provided with a register arbitration module 107 by which register writing requests from respective test scenarios 102 and 103 to a model 50 are received successively, and after notification notifying that register writing from a CPU bus model 106 to the model 50 is finished is checked, the succeeding register writing request is processed.例文帳に追加

各テストシナリオ１０２，１０３からのモデル５０へのレジスタ書き込み要求を順次受け付け、ＣＰＵバスモデル１０６からのモデル５０へのレジスタ書き込みが終了したことの通知を確認してから、次のレジスタ書き込み要求を処理するレジスタ調停モジュール１０７を備える。 - 特許庁

The data processing part 3 includes encryption processing parts of respective content 9_1 and 9_2 for encrypting broadcast data to be transferred to the user access bus 2 and an arbitration part 7 for exclusively permitting encryption of broadcast data to the encryption processing parts of respective content 9_1 and 9_2.例文帳に追加

データ処理部３は、ユーザアクセスバス２に転送するための放送データを暗号化する各コンテンツ保護制御部９_１，９_２の暗号処理部と、各コンテンツ保護制御部９_１，９_２の暗号処理部に対し、放送データの暗号化を排他的に許可する調停部７と、を有している。 - 特許庁

A mode switching part 107 outputs, when the predetermined value stored in the register 110 shows the first mode, a first access request received through a bus 101 to a first interface of a memory module 109, and outputs, when the predetermined value shows the second mode, the first access request to an access arbitration part 108.例文帳に追加

モード切替部１０７は、モード設定レジスタ１１０に格納された所定の値が第１のモードを示す場合、バス１０１を介して受け取った第１のアクセス要求をメモリモジュール１０９の第１のインタフェースに出力し、所定の値が第２のモードを示す場合、第１のアクセス要求をアクセス調停部１０８に出力する。 - 特許庁

The data processing time can be very much shortened, since in a system provided with a multiple port memory controller and at least one protocol conversion arbitration circuit according to the present invention, each of two or more modules can perform data transmission or reception with an external memory via the multiple port memory controller directly, without causing data to pass through a system bus, respectively.例文帳に追加

多重ポートメモリコントローラと、本発明による少なくとも一つのプロトコル変換仲裁回路とを備えるシステムは、複数個のモジュールのそれぞれがシステムバスを介さずに、直接的に前記多重ポートメモリコントローラを介して外部メモリとデータを送受信しうるので、データプロセシング時間が非常に短縮される。 - 特許庁

This protocol conversion arbitration circuit is provided with a protocol conversion circuit for receiving signal by a protocol which a master uses, and converting the received signal into a signal by a protocol which a system bus being a slave uses, and a conversion circuit for receiving the output of the protocol conversion circuit and converting the received signal into a signal by the protocol to be used by the slave.例文帳に追加

マスタが使用するプロトコルによる信号を受信し、受信された信号を、スレーブのシステムバスが使用するプロトコルによる信号に変換するプロトコル変換回路と、前記プロトコル変換回路の出力信号を受信し、受信された信号を、前記スレーブが使用するプロトコルによる信号に変換するための変換回路と、を備えるプロトコル変換仲裁回路。 - 特許庁

The communication processor internal bus arbitration system monitors the spare capacity of a transmission buffer of a transmitting part, avoids an overrun problem of the transmission buffer by controlling DMA request reception, and avoids an underrun problem of the transmission buffer by controlling data stored in the transmission buffer in a packet unit about transmission start timing from the transmission buffer.例文帳に追加

本発明による通信プロセッサ内部バス調停方式は、送信部の送信バッファの空き容量を監視し、ＤＭＡ要求受付を制御することで送信バッファのオーバーラン問題を回避し、送信バッファからの送信開始タイミングを、送信バッファに格納済みのデータをパケット単位で制御することで、送信バッファのアンダーラン問題を回避することを特徴とするものである。 - 特許庁

An integrated circuit 101 having an internal CPU 102 and an internal SRAM 103 is mounted with the external interface having a parallel communication SRAM 104 accessible to both internal CPU 102 and external CPU 110 and a bus control circuit 105 having an arbitration function 105a of arbitrating access from the internal CPU 102 and access from the external CPU 110 and for executing access control denying access from the external CPU 110 to the internal SRAM 103.例文帳に追加

内部ＣＰＵ１０２と内部ＳＲＡＭ１０３とを備えた集積回路１０１に、上記内部ＣＰＵ１０２と上記外部ＣＰＵ１１０の双方からアクセス可能なパラレル通信用ＳＲＡＭ１０４と、上記内部ＣＰＵ１０２からのアクセスと上記外部ＣＰＵ１１０からのアクセスを調停する調停機能１０５ａを有し、上記外部ＣＰＵ１１０から上記内部ＳＲＡＭ１０３へのアクセスを受け付けないようにアクセス制御を行うバスコントロール回路１０５とを備えた外部インターフェースを搭載した。 - 特許庁