「clock rate」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

To solve problems such as low transfer rate due to a daisy chain constitution from a serial bus connection and difficulty in detecting erroneous operation or fault in an operation state due to operation by the clock different from that used for the operation of a processor or an LSI in utilizing a previous boundary scan.例文帳に追加

従来のバウンダリスキャンの利用では、シリアルバス接続によるデイジーチェーン構成としており、転送速度が遅く、プロセッサやＬＳＩの動作とは別クロックで動作するため、稼動状態での誤動作・故障の検出が難しい。 - 特許庁

To provide a semiconductor device with a multiplexer which converts data to be input parallelly to high-rate series data without using a high-frequency clock, and to provide a method of controlling the semiconductor device and a data processing system using the semiconductor device.例文帳に追加

高い周波数のクロックを用いずに並列に入力させるデータを高レートの直列データに変換するマルチブレクサを備えた半導体装置、その制御方法、その半導体装置を用いたデータ処理システムを提供する。 - 特許庁

To solve such a problem that a reading level of a small run-length signal becomes significantly small as higher the density of an optical disk is, a likeliest clock cannot be reproduced, bit slip is caused in the reproduced signal, and an error rate of the reproduced signal is deteriorated.例文帳に追加

光ディスクの高密度化が進むにつれ、ランレングスの小さい信号の読み取りレベルは大幅に小さくなり、確からしいクロックを再生できず、再生信号にビットスリップが発生し、再生信号のエラーレートが悪化する。 - 特許庁

The receiving circuit generates a plurality of clocks 0 to n whose phases are deviated at an equal interval at a speed equivalent to the bit rate of received serial data 57, samples the received serial data by each clock, and a plurality of register circuits 52_0 to 52_n latch the sampled data.例文帳に追加

受信シリアルデータ５７のビットレートと同等のスピードで位相が等間隔にずれた複数のクロック０〜ｎを生成し、この各クロックで受信シリアルデータをサンプリングしそのデータを、複数のレジスタ回路５２＿０〜５２＿ｎに保持する。 - 特許庁

This system includes a step of calculating an oscillator skew value from the sample, a step of setting the micro steering rate value to be equal to the inverse of the calculated oscillator skew value, and a step of adjusting the physical clock value using the micro steering rate value and correcting a potential oscillator skew error occurring in an oscillator crystalline lens in the computing device.例文帳に追加

更に、このシステムは、サンプルから発振器スキュー値を計算するステップと、計算した発振器スキュー値の逆に等しく微細ステアリング・レート値を設定するステップと、微細ステアリング・レート値を利用して物理クロック値を調整し、コンピューティング・デバイスにおける発振器水晶体において生じる潜在的な発振器スキュー誤差を補正するステップと、を含む。 - 特許庁

A control signal controlling the voltage control oscillator 7 is generated through a phase error detector 3 and a digital loop filter 4, and since the digital loop filter 4 is constituted of a digital filter processing with a reproduced clock being n/m-frequency-divided, even if a reproducing channel rate is varied with a rate of n/m, the frequency characteristic is varied with similarity in accordance with it.例文帳に追加

電圧制御発振器７を制御する制御信号は、位相誤差検出器３およびディジタルループフィルタ４を経て生成されるが、このディジタルループフィルタ４が、ｎ／ｍ分周した再生クロックで処理するディジタルフィルタで構成することによって、再生チャンネルレートがｎ／ｍの比率で変化しても、それに応じた相似形でその周波数特性が変化する。 - 特許庁

The rate of change of a voltage value of the drive signal COM per unit time of the drive signal COM is made variable by appropriately setting the voltage variation ΔV11 of the period of time T1a and the number of clocks of the clock signal CLK2 included in the period of time T1b in accordance with a deformation rate of the pressure generation element per unit time.例文帳に追加

本発明は、圧力発生素子の単位時間当たりの変形率に応じて期間Ｔ１ａの電圧変化量ΔＶ１１と期間Ｔ１ｂに含まれるクロック信号ＣＬＫ２のクロック数とを適宜設定することにより、駆動信号ＣＯＭの駆動信号ＣＯＭの単位時間当たりの電圧値の変化率を可変にしている。 - 特許庁

To provide an MPEG coder for packetizing program clock reference information transmitted at transmission at a rate in response to a transmission path in advance, and to provide an MPEG decoder including a jitter suppressing apparatus when network jitter takes place in received data.例文帳に追加

本発明は、送信時に伝送するプログラムクロックレファレンス情報をあらかじめ伝送路に応じたレートによってパケット化し、受信したデータに網ジッタが発生したときにジッタの抑圧装置を有するMPEG復号化装置を提供することを目的とする。 - 特許庁

Furthermore, the retransmission apparatus 20 deletes an invalid hierarchy packet in a transport stream (TS), accelerates an information speed of the TS by summing with the generated modulation clock T', inserts the invalid hierachy packet in accordance with a transmission parameter set in that case, and changes a transmission rate.例文帳に追加

また、再送信装置２０は、ＴＳの無効階層パケットを削除し、生成した変調用クロックＴ’に合わせてＴＳの情報速度を上げ、その際に設定した伝送パラメータに応じて無効階層パケットを挿入し、伝送速度を変更する。 - 特許庁

To separate luminance data and color difference data and detect synchronous data from video data with a format wherein the rate of the luminance data, the color difference data, the synchronous data, an identification code is selected twice that of a transmission clock while keeping the ITU-R656 on its basis.例文帳に追加

ＩＴＵ−Ｒ６５６を基礎としつつ、輝度データ，色差データ，同期データ及び識別コードを伝送クロックの２倍のレートにしたようなフォーマットの映像データから、輝度データと色差データとを分離するとともに、同期データを検出する。 - 特許庁

Since a receiving signal from the RAM 5 outputs one chip of data every clock, four times of data are inputted to the correlator 7 as compared with the case that an input receiving signal is used directly when T times as many clocks as chip rate are used.例文帳に追加

ＲＡＭ５からの受信信号はクロック毎に１ｃｈｉｐのデータが出力されるため、ｃｈｉｐレートのＴ倍のクロックを使用すると、入力受信信号を直接使用するより４倍のデータが相関器７に入力される。 - 特許庁

When the high-speed signal is received by the reception processing part 21 and the reception processing part 21 is put in a self-running state, the recovery signal generation part 13 generates a recovery signal of the low-speed bit rate for recovering clock synchronization from the self-running state.例文帳に追加

リカバリ信号生成部１３は、高速信号が受信処理部２１で受信されて、受信処理部２１が自走状態となった場合に、自走状態からクロック同期を回復させるための低速ビットレートのリカバリ信号を生成する。 - 特許庁

This DDR (double data rate) SDRAM (synchronous DRAM) performs write-in operation having write-latency at the normal operation, and at a test, receives a data strobe signal DQS and a data signal before one clock cycle of a write-command WRT and performs write-in operation having no write-latency.例文帳に追加

このＤＤＲ ＳＤＲＡＭは、通常動作時はライトレイテンシを持った書込動作を行ない、テスト時はライトコマンドＷＲＴの１クロックサイクル前にデータストローブ信号ＤＱＳおよびデータ信号を受けてライトレイテンシを持たない書込動作を行なう。 - 特許庁

To detect the dispersion variation of various optical fiber transmission lines, including its sign, without dithering the wavelength of a signal light or the dispersion of a variable dispersion equalizer, using other monitoring lights or extracting a clock, and not depending on the bit rate.例文帳に追加

信号光の波長や可変分散等化器の分散をディザリングしたり、他のモニタ光を用いたり、クロックを抽出することなく、またビットレートに依存せずに、様々な光ファイバ伝送路の分散変動を符号の変化を含めて検知する。 - 特許庁

To provide a frequency control circuit capable of controlling the power consumption of the system to be optimal according to activity by automatically changing the frequency of a clock to be supplied to a system according to the rate of the operating state of the system.例文帳に追加

システムの稼動状態の割合に応じて、システムに供給するクロックの周波数を自動的に変更することができ、システムの消費電力をアクティビティに応じた最適なものに制御することができる周波数制御回路を提供する。 - 特許庁

A counter 109 up-counts from a first value to a second value which is larger than the first value with prescribed time intervals when the vibration type actuator is accelerated, and a rate multiplier 110 outputs the clock of a frequency corresponding to the count value.例文帳に追加

カウンタ１０９が、振動型アクチュエータの加速時に第１の値から該第１の値よりも大きい第２の値まで所定の時間間隔ごとにアップカウントし、レートマルチプライア１１０が、このカウント値に応じた周波数をもつクロックを出力する。 - 特許庁

To provide a packet exchange device having a function for preventing over spec and reducing the power consumption of the entire device concerning the packet exchange device in a packet exchange network system and a method for controlling rate of system clock therefor.例文帳に追加

パケット交換ネットワークシステムにおけるパケット交換装置において、過剰スペックを防止し、装置全体の消費電力の低減を図る機能を有するパケット交換装置及びそのシステムクロックの速度制御方法を提供することを目的とする。 - 特許庁

When the value becomes the count limit value in the timer, an over flow signal is outputted from a decoder 13, the baud rate timer is counted from 1/N (N is an integer being larger than two) of the count limit value and also a source clock from a prescaler 15 is set to 1/N.例文帳に追加

ボーレート・タイマがカウント制限値になったとき、デコーダ１３からオーバ・フロー信号を出力してカウント制限値の１／Ｎ（Ｎは２以上の整数）からボーレート・タイマをカウントさせるとともに、プリスケーラ１５からのソース・クロックを１／Ｎとする。 - 特許庁

A SCF with a built-in IC configures the time constant section 8 for the switching control and the time constant τ thereof is freely adjustably controlled by a clock signal Fclk resulting from the frequency-division of a reference signal generated from a VCO 6 at a variable frequency division rate.例文帳に追加

切換制御のための時定数部８をＩＣ内に内蔵したＳＣＦで構成し、その時定数τは、ＶＣＯ６で生成される基準信号を可変の分周率で分周したクロック信号Ｆｃｌｋで調整自在に制御する。 - 特許庁

To reproduce at least two kinds of data systems, in which the amount of transferring of coded signals and the amount of decoding computation rate vary greatly depending an inputted audio and video signals, without increasing the circuit size and the speed of a clock.例文帳に追加

回路規模を増大させたり、クロックの速度を速めることなく、入力される音声と映像とで符号化信号の転送量や復号演算量の比率が大きく異なる少なくとも２種類のデータ方式の再生を可能とすること。 - 特許庁

Binary received data DATA_0 are normalized by sampling them with a reference clock CLK_ref, and pulses are generated in repetition cycles A equal to the reciprocal of the bit transmission rate of the received data DATA_0 in synchronism with respective edges of data DATA for reception obtained by the normalization and are used as a reception clock CLK for extracting bits from the data DATA for reception.例文帳に追加

２値の受信データＤＡＴＡ_0を基準クロックＣＬＫ_refでサンプリングすることによって正規化し、これにより得られる受信用データＤＡＴＡの各エッジに同期して受信データＤＡＴＡ_0のビット伝送速度の逆数に等しい繰り返し周期Ａでパルスを生成し、このパルスを受信用データＤＡＴＡからビット抽出を行うための受信クロックＣＬＫとする。 - 特許庁

A double speed FIFO 15 outputs video signal data at frame rate twice as high as that of the input video signal by sequentially writing video signals for one line from an LM circuit 14 by synchronizing with a period twice as high as that of a dot clock MCLK of a liquid crystal device 17 and reading the written video signals in a writing order by synchronizing with the dot clock MCLK thereafter.例文帳に追加

倍速ＦＩＦＯ１５は、液晶デバイス１７のドットクロックＭＣＬＫの２倍の周期に同期してＬＭ回路１４からの１ライン分の映像信号を順次に書き込み、その後書き込んだ映像信号をドットクロックＭＣＬＫに同期して書き込み順に読み出すことにより、入力映像信号の２倍のフレームレートの映像信号データを出力する。 - 特許庁

A optical transmission apparatus 100 generates a reference clock signal 30 whose frequency is lower than that of a data signal 10 and whose data rate is set to an integer fraction of that of the data signal 10, converts a composite signal 60 resulting from superimposing the data signal 10 and the reference clock signal 60 into an optical transmission signal 60a, and transmits the optical transmission signal 60a to an optical receiver 200.例文帳に追加

光送信装置１００では、データ信号１０の周波数よりも低周波域で、かつ、データレートが該データ信号１０の整数分の１に設定されたリファレンスクロック信号３０を生成し、データ信号１０とリファレンスクロック信号６０とが重畳された合成信号６０を光伝送信号６０ａに変換して光受信装置２００へ送信する。 - 特許庁

To provide a method for manufacturing clock parts made from a very hard crystalline material, especially a bottom board made from sapphire, which can be achieved with a high degree of accuracy in pore diameter/position and position/depth of impression, as needed, and also at a low scrappage rate.例文帳に追加

極めて硬質の結晶質材料製の時計部品、特にサファイア製の地板を、孔の直径および位置ならびに必要に応じてくぼみの位置および深さに関して高い精度で、低い廃棄率で製造することを可能にする方法を提供すること。 - 特許庁

To reduce the number of bit errors of an optical signal by shortening a switching time of a PLL reference clock in interruption of an optical signal to be inputted to a transmission apparatus and input recovery of the optical signal in an optical communication technology of a transmission rate of 40 Gb/s.例文帳に追加

４０Ｇｂ／ｓの伝送速度の光通信技術において、伝送装置へ入力される光信号の断絶および光信号の入力復旧の際のＰＬＬ基準クロックの切り替え時間を短縮し、光信号のエラービット数を低減する。 - 特許庁

The video display device has a memory means storing two or more pieces of viewing angle adjustment data, such as a scan conversion rate and sampling clock frequency set by a user with respect to a combination of the same horizontal/vertical synchronization frequency, like WXGA and XGA, in the video signals.例文帳に追加

映像信号でＷＸＧＡとＸＧＡのような同一の水平/垂直同期周波数の組み合わせに対し、ユーザーが設定したスキャン変換率やサンプリングクロック周波数などの画角調整データを２つ以上記憶するメモリ装置を有する。 - 特許庁

When data are recorded with not equimultiple but integer multiple of the rated sampling frequency, an operation clock frequency to be supplied to the sampling rate converter 2 is set to the integer multiple of a standard frequency matched with the rated sampling frequency.例文帳に追加

記録データの定格のサンプリング周波数の等倍でない整数倍で記録する際にサンプリングレートコンバータ２に供給する動作クロックの周波数を定格のサンプリング周波数に合わせた標準の周波数の前記整数倍に設定するようにしている。 - 特許庁

In the case that the stored data amount of the data buffer 43 becomes large exceeding an upper limit threshold A, the frequency of the reference clock of the reception side equipment is raised, a data read rate is accelerated, the data are read and the read data are transferred to a D/A conversion and audio amplifier part 21.例文帳に追加

データバッファ４３の格納データ量が上限閾値Ａを超えて大きくなった場合、受信側機器の基準クロックの周波数を上げ、データの読み出し速度を上げてデータを読み出して、その読み出しデータをＤ／Ａ変換、オーディオアンプ部２１に転送する。 - 特許庁

Two units of the analog shift register 12 or over are provided consecutively in the unit of consecutive 'N × spread code length ×M (M is a carrier center frequency ÷ chip rate)' stages and the transfer clock is selectively supplied to one unit or two consecutive units or over.例文帳に追加

前記アナログシフトレジスタは、連続する「Ｎ×拡散符号長×Ｍ（Ｍはキャリアの中心周波数÷チップレート）」段を１単位として連続して２単位以上を設け、１単位又は連続する２単位以上に転送クロックを切り換え供給できるようにする。 - 特許庁

To provide a synchronizing device which has high-speed frequency pull-in and low jitter properties without erroneous lock for an NRZ data signal of a predetermined fixed transmission rate and is capable of reproducing a clock and data over a wide allowable oscillation frequency range of a local oscillator.例文帳に追加

予め定められた固定伝送レートのNRZデータ信号に対して高速で誤ロックのない周波数引込みと低ジッター特性を有し、かつ広い局部発振器の許容発振周波数範囲を有するクロックとデータの再生が可能な同期装置を提供する。 - 特許庁

A synchronous type semiconductor memory device having a double data transfer rate inputs and outputs data using, especially, a free running clock, and includes a preamble informing start of data to data to be outputted.例文帳に追加

二重データ伝送率を有する同期式半導体メモリ装置に関するものであり、特にフリーランニングクロックを利用してデータを入力または出力し、出力するデータにデータの開始を知らせるプリアンブルを含む同期式半導体メモリ装置に関するものである。 - 特許庁

The network head TR transmits to the remote facilities ED-1 to ED-K an alternation of a first portion of an optical carrier modulated by data to be transmitted according to a bit rate and lasting a first time interval, and a second portion of the optical carrier modulated by a clock signal at a base frequency corresponding to the bit rate and lasting a second time interval.例文帳に追加

ネットワークヘッドＴＲは、ビットレートに従って、第一時間間隔にわたって持続する、伝送データによって変調された光搬送波の第一部分と、ビットレートに対応し、第二時間間隔にわたって持続する基本周波数でクロック信号によって変調された光搬送波の第二部分とのオルタネーションを遠隔設備ＥＤ−１〜ＥＤ−Ｋに伝送する。 - 特許庁

Then, the reproduced clock signal is subjected to phase detection to thereby determine phase variation of each bit position (S3), and the phase variation is subjected to filter processing in a jitter measuring band specified beforehand by the bit rate of the data signal to the phase variation, to thereby determine the pattern-dependent jitter in each bit (S4).例文帳に追加

そして、再生されたクロック信号を位相検波して各ビット位置の位相変動量を求め（Ｓ３）、その位相変動量に対してデータ信号のビットレートによって予め規定されているジッタ測定の帯域でフィルタ処理することで、ビット毎のパターン依存性ジッタを求める（Ｓ４）。 - 特許庁

A/D converting parts 3a and 3b sample a received baseband signal Sb with an asynchronous sampling clock CK of doubled symbol rate and on the basis of these sampled data sequences Ii and Qi, a transmission complex symbol frequency generating part 5 generates data sequences Ei and Di of transmission complex symbol frequency components.例文帳に追加

Ａ／Ｄ変換部３ａ，３ｂがシンボルレートの２倍の非同期サンプリングクロックＣＫで受信ベースバンド信号Ｓｂをサンプリングし、このサンプリングしたデータ系列Ｉi，Ｑiをもとに、送信複素シンボル周波数生成部５が、送信複素シンボル周波数成分のデータ系列Ｅi，Ｄiを生成する。 - 特許庁

A plurality of image sensor element rays senses the second image element set of the target moving in the first direction to multiply light from the image sensor element set to the corresponding pixel value and shifts the pixel value in the first direction along the arrays of an image sensor element in accordance with the clock rate.例文帳に追加

複数の画像センサエレメント行が、第１の方向に移動するターゲットの第２のエレメントセットを感知し、画像センサエレメントからの光を対応する画素値に積算し、画素値を、クロックレートにしたがって画像センサエレメントの行に沿って第１の方向にシフトさせるように構成されている。 - 特許庁

A pulse generator is arranged on the chip together with the ADC and the comparator to generate a pulse for an output from the chip based on a pulse rate determined by a clock signal of the ADC when an output of the comparator is received and when the output is under the first condition, and is connected thereto.例文帳に追加

比較器の出力を受け取り、かつ出力が第１状態のときに、ＡＤＣのクロック信号によって決定されるパルス・レートでチップからの出力用のパルスを生成するために、パルス生成器をＡＤＣおよび比較器と共にチップ上に配置し、連結する。 - 特許庁

To provide an operating device for recording medium which combines adaptability to a wide range of transfer rate and high compensation accuracy with the use of a delay line having comparatively few number of stages and is advantageous from the viewpoint of power consumption and noise production and to provide a device and a method for genarating a clock signal.例文帳に追加

比較的少ない段数のディレイラインにて，広範囲な転送レートへの対応と高い補正精度とを両立でき，消費電力や発生ノイズの点でも有利な記録媒体操作装置および記録媒体操作のためのクロック信号生成装置およびそれらの方法を提供すること。 - 特許庁

On a reception side, it is decided that data transfer is completed when the presence of the L pulse in the odd- numbered data (a) is detected in the period H of the transfer clock (c), so the need to transfer the strobe signal can be eliminated and the transfer rate can be nearly doubled with the three signal lines.例文帳に追加

受信側では、この転送クロックｃのＨの期間中に奇数番目データａにＬパルスがあることを検出したときには、データ転送完了と判断するため、ストローブ信号の転送を不要にでき、信号線数を３本のままで転送速度を約２倍にすることができる。 - 特許庁

This imager comprises the two-dimensional array of an image sensor element which senses the first image element set of a target moving in a first direction to multiply light from the first image element set to a corresponding pixel value and shifts the pixel value along an image sensor element in a first direction in accordance with a clock rate.例文帳に追加

第１の方向に移動するターゲットの第１の画像エレメントセットを感知し、第１の画像エレメントセットからの光を対応する画素値に積算し、画素値を、クロックレートにしたがって第１の方向に画像センサエレメントに沿ってシフトさせる、画像センサエレメントの２次元アレイを含む。 - 特許庁

To provide a rate fraction type timing signal generator capable of synchronizing with a frequency and a phase of a clock signal fed from another signal generator having different frequency resolution and to provide a semiconductor integrated circuit testing device having the timing signal generator.例文帳に追加

異なる周波数分解能を有する他の信号発生装置から供給されるクロック信号の周波数や位相に同期可能な、レート端数方式のタイミング信号発生装置、及び当該タイミング信号発生装置を備えた半導体集積回路試験装置を提供する。 - 特許庁

The channel detector comprises a plurality, D, of map detectors operating in parallel, wherein each of the map detectors generates N/D log-likelihood ratio values per 1/N-rate clock cycle and wherein at least one of the plurality of MAP detectors constrains each of the bits.例文帳に追加

チャネル検出器は、並列に動作する複数Ｄ個のＭＡＰ検出器を含み、ＭＡＰ検出器のそれぞれは、１／Ｎレート・クロック・サイクルあたりＮ／Ｄ個の対数尤度比値を生成し、複数のＭＡＰ検出器のうちの少なくとも１つは、ビットのそれぞれを制約する。 - 特許庁

A control part 14 is configured so as to be equivalent to software for realizing power saving, and provided with a control function for controlling the frequency of the internal clock of the CPU 2 according to the rate of the number of execution instructions per unit time to the number of clocks per unit time of the CPU 2.例文帳に追加

制御部１４は、省電力を実現するためのソフトウェアに相当するものであり、ＣＰＵ２の単位時間当りのクロック数に対する、単位時間当りの実行命令数の割合に応じて、ＣＰＵ２の内部クロックの周波数を制御する制御機能を有する。 - 特許庁

The detector is also provided with a phase difference detection section (DDET) 16 that obtains a change (phase difference) in the unit of baud rate and gives this phase difference signal to an automatic frequency control circuit(AFC) 19, which detects a frequency error of a reference clock required to generate a phase reference signal and to correct the frequency error.例文帳に追加

また、ボーレート単位の変化量（位相差）を求める位相差検出部（ＤＤＥＴ）１６を備え、この位相差信号を自動周波数制御回路（ＡＦＣ）１９に与えて位相基準信号の生成に必要な基準クロックの周波数誤差を検出し、補正を行う。 - 特許庁

To provide a disk reproducing device capable of confirming the physical continuity of audio data whose data are written in a buffer memory in which the outputting of data are performed by being divided into plural times at the time of reading out the audio data in synchronization with a clock independent of the readout from the buffer memory in reproducing an audio and a reproducing rate converting device.例文帳に追加

オーディオ再生にはバッファメモリからの読み出しに独立したクロックに同期してオーディオデータのリード時に、複数回に分割して行うバッファメモリへライトするオーディオデータの物理的な連続を確認できるディスク再生装置及び再生レート変換装置を提供する。 - 特許庁

At the time of an exercise, as long as the pulse rate stays between the upper limit value and the lower limit value, a CPU 308 increases an accumulated time which is stored in a RAM 309 with an interval based on a clock pulse which is fed from an oscillation circuit 311 and a dividing circuit 312.例文帳に追加

運動時において上記脈拍数が上限値と下限値との間にある間は、ＣＰＵ３０８は、発振回路３１１および分周回路３１２より供給されるクロックパルスに基づく間隔で、ＲＡＭ３０９に記憶されている累積時間をインクリメントする。 - 特許庁