「evaluation chip」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To provide a development/evaluation board circuit for developing an IC card incorporating a microcomputer in a circuit chip, a method for developing an OS and an application loaded on the IC card by using the circuit and a method for evaluating the trial chip of the IC card chip.例文帳に追加

回路チップ内部にマイコンを内蔵したＩＣカードを開発するための開発・評価用ボード回路と、それを用いて同ＩＣカードに搭載するＯＳおよびアプリケーションの開発方法および同ＩＣカードチップの試作チップの評価方法を確立する。 - 特許庁

First, a plurality of grating couplers 30 are formed in a chip array region 20 of a single substrate 10, and an evaluation grating coupler 50 and a multibranched waveguide 55 are formed in an evaluation region 40 of the single substrate.例文帳に追加

先ず、単一基板１０のチップ列領域２０に複数のグレーティングカプラ３０を形成するとともに、単一基板の評価用領域４０に、評価用グレーティングカプラ５０及び多分岐導波路５５を形成する。 - 特許庁

The enable sources and the gate are laid out on a chip so that an enable signal reaches the logic gate at a slow point of time in an evaluation phase of each clock cycle and a clock (62) to drive the chip has a frequency.例文帳に追加

イネーブル信号が、各クロックサイクルの評価フェーズ中の遅い時点で前記論理ゲートに到達するように、イネーブルソースとゲートはチッフ゜上に配置され、チップを駆動するクロック(62)はある周波数を有する。 - 特許庁

To provide a technique for performing probe inspection on a substrate outer peripheral chip while suppressing an increase in evaluation time and an increase in load on a probe device.例文帳に追加

評価時間の増大やプローブ装置への負担の増加を抑制しつつ、基板外周チップのプローブ検査を行えるようにする技術の提供。 - 特許庁

Then, a load is applied to a layer which is the evaluation object, for example, a projecting part 100a of the first layer 10a, by a chip 2, and displacement of the sample 100 is measured.例文帳に追加

次に、チップ２によって評価の対象となる層、例えば、第１の層１０ａの凸部１００ａに荷重をかけ、試料１０の変位を測定する。 - 特許庁

To facilitate a chip evaluation test, at the same time, to ensure security regarding information leakage, and, in addition, to prevent noise from the outside in actual operation.例文帳に追加

チップ評価テストの容易性と、情報漏洩に関するセキュリティの確保を両立させることができ、かつ実動作時に外部からノイズを受けない。 - 特許庁

Consequently, the chip cracks can be remarkably reduced, resulting in having an advantage in achieving a superiority in a reliability evaluation test even under the conventional assembling conditions.例文帳に追加

これによりチップクラックが大幅に減少するので、従来の組み立て条件であっても信頼性評価試験で優位性が認められる利点を有する。 - 特許庁

To determine a defective or nondefective chip region without measuring the resistance values of evaluation elements corresponding to the entire addresses formed on a semiconductor wafer.例文帳に追加

半導体ウエハに形成された全アドレスと対応する評価素子の抵抗値を測定することなく、チップ領域の合否を確実に評価できるようにする。 - 特許庁

The semiconductor chip 13 has first pad electrodes 22 connected to the element 24 for a product, and second pad electrodes 23 connected to the element 25 for evaluation.例文帳に追加

半導体チップ１３には、製品用素子２４に接続された第１パッド電極２２と、評価用素子２５に接続された第２パッド電極２３とを有する。 - 特許庁

In this color chart, a fluorescent color chip 111 formed from a color material including a fluorescent material and an evaluation color chip 112 having a CIELAB value equivalent to that of the fluorescent color chip 111, including no fluorescent material, and formed from a color material hardly deteriorated are arranged.例文帳に追加

カラーチャート１１には、蛍光物質を含んだ色材により形成された蛍光色票１１１と、この蛍光色票１１１と同等のＣＩＥＬＡＢ値を有し、かつ蛍光物質を含まず、劣化しにくい色材により形成された評価色票１１２が配置されている。 - 特許庁

During the development of a user program, the bits in the peripheral circuit control register 24 that correspond to the peripheral resources mounted in a product chip are preset whereby an evaluation chip can be made to have functional specifications equivalent to those of the product chip so as to prevent the user program from being developed in the wrong way.例文帳に追加

ユーザプログラムの開発時に、製品チップに搭載される周辺リソースに対応する周辺回路制御レジスタ２４のビットをセット状態に予め設定することで、エバチップの機能仕様を製品チップと等価にすることができ、誤ったユーザプログラムの開発を防止できる。 - 特許庁

A resistance failure evaluation pattern 102 having length which can measure a resistance fluctuation component causing a resistance fluctuation failure is provided for each chip region 101 of a wafer 100.例文帳に追加

ウェハ１００の各チップ領域１０１毎に、抵抗変動不良となる抵抗変動成分を測定できる長さを持つ抵抗不良評価パターン１０２が設けられている。 - 特許庁

To establish a quality evaluating method for metal powder used for manufacturing an external electrode of a chip component, so as to provide the metal powder for which the evaluation method is applied.例文帳に追加

チップ部品の外部電極の製造に用いる金属粉の品質評価方法を確立し、その評価方法を適用した金属粉の提供を目的とする。 - 特許庁

A signal for evaluation is generated from an evaluating device and inputted to an integrated circuit chip via a coaxial cable; a coaxial switch; a printed circuit board; and the mesh contact.例文帳に追加

評価装置から評価用信号を発生し、同軸ケーブル、同軸切替器、プリント回路基板、メッシュコンタクトとを通じて、集積回路チップに信号を入力する。 - 特許庁

Also, the treatment results by prescription are digitized by an RNA chip or the like, and transmitted to a center 10 for statistical processing, and the use evaluation chart database 15 is updated.例文帳に追加

また、投薬による治療結果はＲＮＡチップ等により数値化されてセンタ１０に送信され、統計処理されて、使用評価表データベース１５が更新される。 - 特許庁

To provide a CPU development supporting device capable of observing events without missing them even when the intervals between the generations of those events for a chip for evaluation are relatively short.例文帳に追加

評価用チップに対するイベントの発生間隔が比較的短い場合でも、それらを取り零すこと無く観測することができるＣＰＵ開発支援装置を提供する。 - 特許庁

Consequently, a cost, time, etc., associated with designing can be reduced since re-designing of the evaluation chip is unnecessitated only by newly providing the peripheral circuit.例文帳に追加

従って、周辺回路を新たに設けるだけで、評価用チップの再設計が不要となり、設計に関する費用、時間等の従来の問題を確実にクリアできる。 - 特許庁

In this evaluation system, a controller 32 indicates a failure mode to a relay box 22, turns on and off relay and generates a failure state of each inter-pin between an ECU board 16 and a CPU chip 28.例文帳に追加

コントローラ３２がリレーボックス２２に不良モードを指示して、リレーをオンオフして、ＥＣＵボード１６とＣＰＵチップ２８の各ピン間における不良状態を発生する。 - 特許庁

Since no electrode pad exists on the front side of the chip, power supply to wiring or elements existent on the front side of the chip, signal supply or waveform of a signal inside the chip can be easily observed by an EB tester or the like and the characteristic evaluation or fault analysis of the semiconductor integrated circuit is enabled.例文帳に追加

チップの表面側には電極パッドが存在しないため、チップの表面側に存在する配線や素子への電源、信号の供給やチップ内部の信号の波形をＥＢテスタ等で観測することが容易になり、半導体集積回路の特性評価や故障解析が実現可能となる。 - 特許庁

A chip(EVA chip) 2a for a semiconductor integrated circuit is provided with plural Pin 31-36, a semiconductor element 4, plural PAD 11, 12 and 13 for evaluation formed on the semiconductor element 4, and plural PAD 21, 22 and 23 for products formed outside the plural PAD 11, 12 and 13 for evaluation on the semiconductor element 4.例文帳に追加

本発明の半導体集積回路用チップ（ＥＶＡチップ）２ａは、複数のＰｉｎ３１〜３６と、半導体素子４と、半導体素子４上に形成されている複数の評価用ＰＡＤ１１、１２、１３と、半導体素子４上の複数の評価用ＰＡＤ１１、１２、１３の外側に形成されている複数の製品用ＰＡＤ２１、２２、２３と、を備えている。 - 特許庁

This semiconductor device 11 for evaluation is used for performing secondary mounting evaluation and comprises a dummy chip 12 with bonding pads 23 formed thereon, an interposer 15 loaded with the dummy chip 12, solder balls 14 provided on the interposer 15, and bonding wires 13 for performing electrical connection from the bonding pads 23 down to the solder balls 14.例文帳に追加

評価用半導体装置１１は、二次実装評価を行うために用いられ、ボンディングパッド２３が形成されたダミーチップ１２と、ダミーチップ１２が搭載されるインターポーザー１５と、インターポーザー１５に設けられたハンダボール１４と、ボンディングパッド２３からハンダボール１４に至るまでを電気的に接続するためのボンディングワイヤ１３とを有する。 - 特許庁

In the evaluation of a semiconductor, a semiconductor chip connection bar area formed at least a part of a wafer is cleaved and separated from the wafer, and a semiconductor chip connection bar forming an electrode on a rear face is used independently of the wafer.例文帳に追加

また、本発明における半導体の評価においては、ウエハの少なくとも一部に形成した上記半導体チップ連結バー領域を、ウエハからへき開、分離し、ウエハとは別に裏面に電極を形成した半導体チップ連結バーを用いる。 - 特許庁

A sensor chip and a potable telephone which are incorporated with an RFID are used as a reader/writer, and data (specimen inspection information) or an evaluation decision result are distributed by utilizing a public communication network.例文帳に追加

本発明は、ＲＦＩＤを内臓したセンサーチップと携帯電話をリーダ／ライタとして用い、公共の通信網を活用して、データ（検体検査情報）や評価判定結果を配信する。 - 特許庁

To provide a camera module package preventing a reliability fault phenomenon such that a chip is damaged by stress applied to an image sensor itself at reliability evaluation such as a falling test.例文帳に追加

落下テストなどのような信頼性評価において、イメージセンサ自体に加えられる応力によりチップが破損する信頼性不良現象を防止できるカメラモジュールパッケージを提供する。 - 特許庁

To provide a method of evaluating the adhesion of a die bond paste, a die-bonding method and a die bonder, which enables the easy evaluation of the adhesion condition of a semiconductor chip to a lead frame.例文帳に追加

半導体チップとリードフレームとの付着状態の評価を容易に評価することができるダイボンドペーストの付着評価方法、ダイボンド方法、およびダイボンド装置を提供する。 - 特許庁

A procedure violation detection section 200 in a CPU evaluation chip 140 of an in-circuit emulator detects writing to a plurality of registers included in a register group 152 of a CPU 150 and a register group 172 of a peripheral evaluation chip 170, watches the order of detected writing to the registers, and detects whether the order of writing agrees with a prescribed order of writing.例文帳に追加

インサーキット・エミュレータのＣＰＵエバチップ１４０における手順違反検出部２００は、ＣＰＵ１５０のレジスタ群１５２および周辺エバチップ１７０のレジスタ群１７２に含まれる複数のレジスタに対して書込みの検出を行うと共に、検出したこれらのレジスタへの書込みの順番を監視し、該書込みの順番が予め規定された書込順に一致するか否かを検出する。 - 特許庁

The evaluation method for the vibration degree of the molten surface of molten silicon in a quartz glass crucible is carried out by putting a quartz glass chip cut out from the quartz glass crucible in a vacuum furnace, melting a small amount of silicon on the glass chip and measuring the vibration cycle of the molten silicon.例文帳に追加

石英ガラスルツボから切り出した石英ガラス片を真空炉内に設置し、このガラス片上で少量のシリコンを溶融し、溶融シリコンの振動周期を測定することによって石英ガラスルツボにおける溶融シリコンの湯面振動の程度を判定する方法を提供する。 - 特許庁

Test auxiliary circuits 5 each of which has a self-diagnosis function for supporting a test of a chip 2, and evaluation auxiliary circuits 6 each of which has a function for self-completing an electrostatic destruction test of the chip 2, are formed on each dicing line 4 between a plurality of chips 2, formed on a wafer 1.例文帳に追加

ウェハ１上に形成された複数のチップ２間のダイシングライン４上に形成され、チップ２の試験を補助する自己診断機能を有するテスト補助回路５およびチップ２の静電気破壊試験を自己完結する機能を有する評価補助回路６を備える。 - 特許庁

Further, since an optical disk control(ODC) chip 10 being an object for inspection is provided with the format information of the reproduced data, the evaluation board 20 capable of automatically producing the test data is supplied at a low cost with the a simple constitution by obtaining the timing for substituting for the error data from the ODC chip 10.例文帳に追加

さらに、検査対象であるＯＤＣチップ１０は、再生データのフォーマット情報を持っているので、そのＯＤＣチップ１０からエラーデータに置換するタイミングを取得することにより、テストデータを自動生成可能な評価ボード２０を簡略な構成で低コストで供給可能とする。 - 特許庁

To facilitate a wiring correction based on the characteristic evaluation of a chip, fault analysis and FIB or the like and to provide a thin and miniaturized semiconductor integrated circuit in a monolithic structure and a producing method therefor on the other hand.例文帳に追加

チップの特性評価、故障解析、ＦＩＢ等による配線修正を容易にする一方で、薄型でかつ小型のモノリシック構造の半導体集積回路とその製造方法を提供する。 - 特許庁

To provide a reusable substrate for semiconductor chip evaluation and capable of electrically evaluating even semiconductor chips having the same shape and the same number of pins but different pin arrangements by easily altering wiring.例文帳に追加

形状、ピン数が同じで、ピン配置が異なる半導体チップであっても、簡単に配線変更を行うことにより、再利用可能な電気的評価を行う半導体チップ評価用基板を提供する。 - 特許庁

Each probe terminal 40 erected on a probe stand 50 is brought into contact with all pads 30 necessary for evaluation of the chip on a semiconductor wafer 20, and fixed, while maintaining the contact state.例文帳に追加

半導体ウエハ２０上のチップの評価に必要な全てのパッド３０に対し、プローブ台５０に立設されたプローブ端子４０の各々を接触させ、その接触状態を維持したまま固定する。 - 特許庁

When the length of the resistance failure evaluation pattern 102 is set to A and the total length of a resistance element 111 mounted on a semiconductor integrated circuit device 110, as a product, is set to B, the number of the resistance failure evaluation pattern 102 included in one of the chip region 101 is set at ≥1/100 times and ≤10 times of B/A.例文帳に追加

抵抗不良評価パターン１０２の長さをＡとし、製品となる半導体集積回路装置１１０に搭載された抵抗素子１１１の合計長さをＢとすると、チップ領域１０１の１つに含まれる抵抗不良評価パターン１０２の数はＢ／Ａの１／１００倍以上で且つ１０倍以下である。 - 特許庁

Since the whole or a part of an instruction decoder 8 is composed of a flash memory 8b, an instruction code is easily changed only by rewriting the contents of the memory 8b even in the case of requiring the change and addition of a peripheral circuit with the change and addition of the specification of a microcomputer in the case of executing program evaluation by the evaluation chip.例文帳に追加

インストラクションデコーダ８の全部又は一部をフラッシュメモリ８ｂとした為、評価用チップでプログラム評価を行う場合、マイクロコンピュータの仕様の変更、追加に伴い、周辺回路の変更、追加を必要とする場合であっても、フラッシュメモリ８ｂの内容を書き換えるだけで命令コードを容易に変更できる。 - 特許庁

To provide a flash memory built-in LSI which eliminates the need to specially develop an evaluation chip for program debugging and can verify even the operation that an emulator hardly reproduces faithfully in debugging.例文帳に追加

プログラムデバッグのためにエバリュエーションチップを別途開発する必要がなく、デバッグ時にエミュレータによって忠実な再現が困難な動作についても検証を行うことができるフラッシュメモリ内蔵ＬＳＩを提供する。 - 特許庁

Since the impression level appears on the image brightness which will be digitized, the impression level in a designated inspection area can be detected by a numerical value, achieving quick and objective evaluation of the quality of mounting conditions of the IC chip 2.例文帳に追加

圧痕レベルが、画像輝度に現れ、その画像輝度は数値化されるので、決められた検査領域内の圧痕レベルを数値により検出でき、ＩＣチップ２の実装状態の良否を素早く客観的に評価できる。 - 特許庁

To aim at reduction of man-hours by automatic measurement by taking a device capable of conveying a semiconductor chip element after being packaged by an insulating resin into automatic test equipment (ATE) for semiconductor wafer measurement, and to reduce man-hours and to heighten accuracy of electric test evaluation of the semiconductor chip element after being packaged.例文帳に追加

絶縁性樹脂によるパッケージ後の半導体チップ素子を半導体ウェハ測定用の自動試験装置（ＡＴＥ）に搬送できる工夫を取り入れ、自動測定による工数削減を狙うものであり、パッケージ後の半導体チップ素子の電気的試験評価の工数削減及び高精度化を図る。 - 特許庁

A dummy frame 110 for use in evaluation of a mold resin of a semiconductor mounting substrate mounting at least one semiconductor chip, has: a planar metal plate 100 simulating the semiconductor mounting substrate; and at least one convex 120 simulating the semiconductor chip and being mounted on the metal plate 100.例文帳に追加

ダミーフレーム１１０は、少なくとも一つの半導体チップを実装した半導体実装基板のモールド樹脂を評価するために用いられるダミーフレームであって、半導体実装基板を模した平面状の金属板１００と、金属板１００の上に半導体チップを模して搭載された少なくとも一つの凸部１２０とを有する。 - 特許庁

The CPU regards the decoding result of a trace information acquisition instruction as non-operation in actual chip mode and makes a trace control circuit 8A perform trace operation in evaluation mode according to the decoding result of the trace information acquisition instruction.例文帳に追加

ＣＰＵは、実チップモードにおいてトレース情報取得命令の解読結果をノン・オペレーションとし、評価モードにおいてトレース情報取得命令の解読結果に従ってトレース動作をデバッグ制御回路（８Ａ）に実行させる。 - 特許庁

Also, an electrode pad 14 of a pattern for process monitoring or for evaluation of the reliability of the wiring and contacts is pulled out to the outside of the chip 11, by a lead wiring 15 for arranging it on a dicing line 12.例文帳に追加

また、前記ダミー配線１３によるプロセスモニタ用または配線及びコンタクトの信頼性評価用のパターンの電極パッド１４は、前記チップ１１外に引き出し配線１５を用いて引き出され、ダイシングライン１２上に配置されている。 - 特許庁

A liquid crystal driving device 50 includes bump connection evaluation terminals BSHT 1-3, bump connection resistance measurement terminals BSTST 1-3, alignment marks (wiring) IAM 1-3, connection wirings and connection wirings in a chip.例文帳に追加

液晶駆動装置５０には、バンプ接続評価端子ＢＳＨＴ１乃至３、バンプ接続抵抗測定端子ＢＳＴＳＴ１乃至３、位置合わせマーク（配線）ＩＡＭ１乃至３、接続配線、及びチップ内接続配線が設けられる。 - 特許庁

The TEG chip has metal wiring including at least one metal layer buried in an insulating film 13 formed on a semiconductor substrate 1, at least two pad electrode for electric characteristic evaluation formed on an upper surface of the insulating film 13, and at least one pad electrode 3 for bonding evaluation formed on the insulating film surface.例文帳に追加

半導体基板１上に形成された絶縁膜１３に埋め込まれた少なくとも一層の金属層からなる金属配線と、絶縁膜１３表面に形成された少なくとも２つの電気特評価用パッド電極２と、絶縁膜表面上に形成された少なくとも１つのボンディング評価用パッド電極３とを具備している。 - 特許庁

To prevent the decrease of a data transfer speed depending upon a test data bus for single-DRAM-part evaluation and to suppress an increase in the number of pads for testing the single DRAM part as to the semiconductor storage device having an MPU and a secondary cache DRAM on one chip.例文帳に追加

ＭＰＵと２次キャッシュ用ＤＲＡＭとを１チップ化した半導体記憶装置において、ＤＲＡＭ部単体評価のためのテスト用データバスに基づくデータ転送速度の低下を防止し、ＤＲＡＭ部単体テスト用のパッド数の増加を抑制する。 - 特許庁

A multi-chip data detector for decoding arriving modulated data is constituted of a phase angle encoder 10 for encoding the phase angle of the arriving modulated data at a multi-chip observation interval, a decoder 20 for decoding the received vectors, and a majority decision voter 30 for selecting bit evaluation from multiple bit decision according to a majority decision rule.例文帳に追加

到来する変調データを復号するマルチチップ・データ検出器は、マルチチップ観察間隔において到来する変調データの位相角をコード化するように構成される位相角エンコーダ１０と、受取りベクトルを復号するように構成されるデコーダ２０と、多数決ルールにより多重ビット決定からビット評価を選択するように構成される多数決ボータ３０とを含む。 - 特許庁

The substrate is manufactured, which has an evaluation pattern including a recess that is formed on the substrate and occupies 0.1-90% of a chip area while the depth ranges from 5 to 300 nm, a wiring groove formed on the recess, and a barrier film 6 and a Cu film 7 provided in the wiring groove.例文帳に追加

基板に形成された、深さが５〜３００ｎｍでチップ面積の０．１〜９０％を占める凹部と、凹部上に形成された配線溝と、配線溝に設けられたバリア膜６とＣｕ膜７とを具備する評価用パターンを有する基板を作成する。 - 特許庁