「gate junction」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A gate current limit resistor 445 is coupled to a gate input of the wide bandgap semiconductor junction gate transistor when used, and limits the gate current input to a gate of the junction gate transistor.例文帳に追加

ゲート電流制限抵抗器４４５は、使用時にワイドバンドギャップ半導体接合ゲートトランジスタのゲート入力に結合され、接合ゲートトランジスタのゲートに入力されるゲート電流を制限する。 - 特許庁

JUNCTION GATE FIELD EFFECT TRANSISTOR AND MANUFACTURING METHOD THEREOF例文帳に追加

接合ゲート型電界効果トランジスタ及びその製造方法 - 特許庁

JUNCTION GATE FET, SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME例文帳に追加

接合型ＦＥＴ、半導体装置およびその製造方法 - 特許庁

BIPOLAR JUNCTION TRANSISTOR COMPATIBLE WITH VERTICAL REPLACEMENT GATE TRANSISTOR例文帳に追加

縦型リプレイスメント・ゲート・トランジスタと両立性のあるバイポーラ接合トランジスタ - 特許庁

To reduce variation in threshold voltages of the gate of a hetero junction transistor.例文帳に追加

ヘテロ接合トランジスタにおいて、ゲートの閾値電圧のバラツキを低減すること。 - 特許庁

The upper gate layer 19 and the channel layer 17 form a pn junction 29b.例文帳に追加

上部ゲート層１９チャネル層１７とはｐｎ接合２９ｂを形成する。 - 特許庁

When it is used, the diode 430 lowers a gate voltage output from the gate drive chip applied to the gate input of the wide bandgap semiconductor junction gate transistor via the gate current limit resistor 445.例文帳に追加

使用時に、ダイオード４３０は、ゲート電流制限抵抗器４４５を介してワイドバンドギャップ半導体接合ゲートトランジスタのゲート入力に印加され、ゲート駆動チップからのゲート電圧出力を低下させる。 - 特許庁

In this case, the first gate insulating film is thicker than second and third gate insulating films and the structure of the first junction area is the same as that of the third junction area.例文帳に追加

この際、前記第１ゲート絶縁膜は前記第２および第３ゲート絶縁膜より厚く、前記第１接合領域は第３接合領域と同一の構造である。 - 特許庁

The channel layer 17 and the embedded gate layer 15 form a pn junction 29a.例文帳に追加

チャネル層１７と埋め込みゲート層１５とはｐｎ接合２９ａを形成する。 - 特許庁

To increase threshold voltage and decrease turn-on resistance in the gate forward direction in a junction gate field effect transistor.例文帳に追加

接合ゲート型電界効果トランジスタにおいてゲート順方向立ち上がり電圧を高く、かつ、オン抵抗を低くする。 - 特許庁

To prevent peeling and breakage of a gate electrode in a manufacturing process of a Schottky junction gate type field-effect transistor.例文帳に追加

ショットキー接合ゲート型の電界効果トランジスタの製造工程でゲート電極の剥がれや折れを完全に防止する。 - 特許庁

The source/drain layers 9 and the gate width deciding layer 15 are separated by PN junction.例文帳に追加

ソース／ドレイン層９とゲート幅決定層１５は、ＰＮ接合によって分離されている。 - 特許庁

Thus, the formation of a gate electrode having a good Schottky junction is obtained.例文帳に追加

これらにより、良好なショットキー接合を有するゲート電極の形成が実現される。 - 特許庁

The gate electrode 3 forms a Schottky junction to the nitride semiconductor layer 7.例文帳に追加

ゲート電極３は、窒化物半導体層７に対するショットキ接合を形成している。 - 特許庁

The gate electrode 203 is formed in a Schottky junction with the n-AlGaN layer 104.例文帳に追加

ゲート電極２０３は、ｎ−ＡｌＧａＮ層１０４とショットキー接合を形成している。 - 特許庁

A resistor 21 for gate voltage suppression is provided, of which the one terminal is connected with a gate terminal of a Schottky junction FET 13 via a gate bias line 16 and of which the another terminal is connected with a gate voltage terminal 20 of the Schottky junction FET 13.例文帳に追加

一端がゲートバイアスライン１６を介してショットキー接合ＦＥＴ１３のゲート端子と接続され、他端がショットキー接合ＦＥＴ１３のゲート電圧端子２０と接続されているゲート電圧抑制用抵抗２１を設けるように構成する。 - 特許庁

The resetting transistor resets the gate area of the junction type field effect transistor to fixed voltage according to voltage received at a gate.例文帳に追加

リセット用トランジスタは、ゲートに受ける電圧に応じて、接合型電界効果トランジスタのゲート領域を一定電圧にリセットする。 - 特許庁

In order to vary the gate potential, the barrier height of a gate Schottky junction interface surface is smaller than the energy of an emitted light.例文帳に追加

ゲートポテンシャルを変化させるべく、ゲートショットキー接合界面の障壁高さを照射光のエネルギーよりも小さくしている。 - 特許庁

To provide a method of manufacturing a junction gate field effect transistor which suppresses the variation in p-layer impurity in a gate region and can attain proper p-n junction characteristics for the transistor.例文帳に追加

ゲート領域でのｐ層不純物のばらつきを抑制すると共に、良好なｐｎ接合特性を得る接合ゲート型電界効果トランジスタの製造方法を提供する。 - 特許庁

An electronic circuit apparatus is obtained by connecting an element having a capacitance equal to or a little smaller than the gate capacitance of a junction FET, with a gate of a normally-off type silicon carbide junction FET 1.例文帳に追加

本願発明は、ノーマリオフ型の炭化珪素接合ＦＥＴのゲートに、接合ＦＥＴのゲート容量と同等か少し小さな容量を持つ素子を接続したものである。 - 特許庁

To reduce a leak current that occurs in a pn-junction region between a gate and a source in a trench type junction FET using a silicon carbide substrate.例文帳に追加

炭化珪素基板を用いた接合型ＦＥＴにおいて、ゲート・ソース間のｐｎ接合領域において生じるリーク電流を低減する。 - 特許庁

To provide a hetero junction field effect transistor that suppresses current collapse and reduces gate leakage current, and provide a manufacturing method of the hetero junction field effect transistor.例文帳に追加

電流コラプスを抑制し、且つゲートリーク電流を低減するヘテロ接合電界効果トランジスタとその製造方法の提供を目的とする。 - 特許庁

To provide a control circuit for a semiconductor junction gate transistor which is compact and high in cost effectiveness.例文帳に追加

小型で、費用効率の良い半導体接合型ゲートトランジスタ用制御回路を提供する。 - 特許庁

The junction type field effect transistor comprises a gate area for receiving this signal electric charge.例文帳に追加

接合型電界効果トランジスタは、この信号電荷を受けるためのゲート領域を有している。 - 特許庁

An extended electrode 43 is formed to be continuous to the gate electrode of the junction field-effect transistor.例文帳に追加

接合型電界効果トランジスタのゲート電極に連続して、拡張電極４３を形成する。 - 特許庁

The back gate region BG forms p-n junction with the epitaxial layer EP, and is a second conductivity type one.例文帳に追加

バックゲート領域ＢＧはエピタキシャル層ＥＰとｐｎ接合を構成し、第２導電型である。 - 特許庁

An extension electrode 44 is formed continuously to the gate electrode of the junction field effect transistor.例文帳に追加

接合型電界効果トランジスタのゲート電極に連続して、拡張電極４４を形成する。 - 特許庁

To provide an architecture for manufacturing a vertical replacement- gate junction field-effect device.例文帳に追加

垂直置換ゲート（ＶＲＧ）ＪＦＥＴデバイスを製造するためのアーキテクチャを提供すること。 - 特許庁

Further, the narrowest section of a channel 14 is made deeper than the half depth of the junction of the p-type gate region 13.例文帳に追加

また、チャネル１４の最狭部をｐ型ゲート領域１３の接合の１／２よりも深くする。 - 特許庁

A pn junction forms a diode between the polysilicon gate 13 and the diode polysilicon 15.例文帳に追加

ポリシリコンゲート１３とダイオード用ポリシリコン１５のＰＮ接合によってダイオードが形成されている。 - 特許庁

A pn junction behaves as a diode, so it becomes conductive if the gate voltage gets reversed. 例文帳に追加

pn接合はダイオードとして動作するので,ゲートの電圧が逆転すると,伝導性を持つようになる． - コンピューター用語辞典

To provide a junction gate field effect transistor and its manufacturing method with case of controlling the structure of the depth of the gate region.例文帳に追加

ゲート領域の深さを制御し易い構成を備えた接合ゲート型電界効果トランジスタ及びその作製方法を提供する。 - 特許庁

A first gate is connected between the junction of a first bit line and the device P1, and N1, and the gate is connected to a word line.例文帳に追加

第１のパスゲートは、第１のビットラインと、デバイスＰ１とＮ１の接合点の間に結合され、そのゲートがワードラインに結合されている。 - 特許庁

To provide a semiconductor device in a trench gate structure using a super junction structure maintaining an avalanche resistance and reliability in a gate insulating film.例文帳に追加

アバランシェ耐量やゲート絶縁膜の信頼性を維持したスーパージャンクション構造を用いたトレンチゲート構造の半導体装置を提供すること。 - 特許庁

And a second path gate is connected between the junction of a second bit line and the device P2 and N2, and the gate is connected to the word line.例文帳に追加

そして、第２のパスゲートは、第２のビットラインと、デバイスＰ２とＮ２の接合点の間に結合され、そのゲートがワードラインに結合されている。 - 特許庁

To provide a semiconductor device having a junction field effect transistor (JFET) with a structure capable of further minimizing a contact structure between a buried gate layer and gate wiring.例文帳に追加

埋込ゲート層とゲート配線とのコンタクト構造をより微細化できる構造としたＪＦＥＴを有する半導体装置を提供する。 - 特許庁

To provide a manufacturing method for a junction gate field effect transistor having a gate electrode which is free of a parasitic capacitance.例文帳に追加

寄生静電容量が形成され難い構成のゲート電極を備えた接合ゲート型電界効果トランジスタの製造方法を提供する。 - 特許庁

To solve the problem that the delay of voltage change is generated due to the PN junction between the two kinds of gate electrodes of a double gate structure, and that a high speed operation is interrupted.例文帳に追加

ダブルゲート構造の２種類のゲート電極部間のＰＮ接合によって電圧変化の遅延が生じ、高速動作を阻害する。 - 特許庁

The gate electrode of the Schottky junction gate type field-effect transistor and an ohmic electrode in the source-drain region are formed simultaneously using the same metal.例文帳に追加

ショットキー接合ゲート型の電界効果トランジスタのゲート電極とソース・ドレイン領域のオーミック電極とが同一金属で同時に形成される。 - 特許庁

To form an extension portion of an optimal junction depth even if a gate length is extremely short.例文帳に追加

ゲート長の短縮に対応して最適な接合深さのエクステンション部を形成できなくなってきている。 - 特許庁

NONVOLATILE MEMORY CELL WITH P-N JUNCTION FORMED IN POLYSILICON FLOATING GATE, AND ITS MANUFACTURE例文帳に追加

ポリシリコン浮遊ゲートにＰＮ接合を形成した不揮発性メモリ・セル及びそのメモリ・セルを製造する方法 - 特許庁

To ensure both of high breakdown voltage and low on-resistance in a polycrystalline Si embedded gate SiC junction FET.例文帳に追加

多結晶Ｓｉ埋め込みゲートＳｉＣ接合ＦＥＴで、高耐圧と低オン抵抗の両立を図る。 - 特許庁

To provide a Schottky junction type charge coupled device which has an inter-gate gap, and its manufacture.例文帳に追加

ゲート間ギャップの小さいショットキー接合型の電荷結合素子およびその製造方法を提供する。 - 特許庁

There is formed an extended electrode 43, which is continuous to a gate electrode of the junction-type field effect transistor.例文帳に追加

接合型電界効果トランジスタのゲート電極に連続して、拡張電極４３を形成する。 - 特許庁

Gate electrode junction regions 10 are provided so as to divide N+ drain region 4 between adjacent gate electrodes 3 parallelly arranged and connect adjacent gate electrodes 3 each other.例文帳に追加

そして、並列して隣接するゲート電極３間に位置するＮ＋ドレイン領域４を分割し、かつ隣接するゲート電極３を接続するようにゲート電極接合領域１０を設ける。 - 特許庁