「gate junction」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

Then a junction type FET is constituted by providing a source electrode/drain electrode 7 in ohmic contact with the pair of first conductivity type contact layers 6 respectively and a gate electrode 8 in ohmic contact with the second conductivity type contact layer 2.例文帳に追加

そして、一対の第一導電型コンタクト層６のそれぞれにオーミックコンタクトしてソース電極／ドレイン電極７が、また、第二導電型コンタクト層２にオーミックコンタクトしてゲート電極８がそれぞれ設けられることにより、接合型ＦＥＴが構成されている。 - 特許庁

Since a channel is formed in the n-type channel layer located beneath the p-type channel layer touching a gate oxide film 7 and a current can be fed thereto when a PN junction is formed in the surface channel layer 5, a channel can be formed regardless of the roughness or residual defect of the interface (MOS interface) between the gate oxide film 7 and the surface channel layer 5.例文帳に追加

このように、表面チャネル層５にＰＮ接合を形成することにより、ゲート酸化膜７と接するｐ型チャネル層の下部に位置するｎ型チャネル層にチャネルを形成して電流を流すことができるため、ゲート酸化膜７と表面チャネル層５との界面（ＭＯＳ界面）のラフネス又は残留欠陥とは関係なく、チャネルを形成することができる。 - 特許庁

The gate electrode G forming a two-dimensional electron-gas layer 5 just under a hetero-junction interface between both layers of the electron transit layer 3 and the electron supply layer 4 is used as one having an Ni/Au structure containing an Ni layer 21 on the electron supply layer 4 side and an Au layer 22 laminated on the Ni layer 21.例文帳に追加

電子走行層３と電子供給層４両層のヘテロ接合界面の直下に２次元電子ガス層５が形成されるゲート電極Ｇは、電子供給層４側のNi層２１と該Ni層２１上に積層されたAu層２２とを含むNi/Au構造のゲート電極である。 - 特許庁

To provide a spin transistor which can control the upward direction and the downward direction of a carrier spin by the interaction of the Rashba spin orbit and branching of a carrier passage, and which controls the size of a drain current by a gate electrode, by using a superconducting junction where the drain current flows, by depending on a spin polarization degree.例文帳に追加

Rashbaスピン軌道相互作用とキャリア経路の分岐により、キャリアスピン上向き下向きを制御することを可能とし、さらにスピン偏極度に依存して、ドレイン電流が流れる超伝導接合を用いることにより、ドレイン電流の大きさをゲート電極で制御するスピントランジスタを実現する。 - 特許庁

According to this constitution, it is possible to prevent a leakage current from flowing in a P-N junction by the second gate region 6 and the channel layer 4 by means of the high resistance layer 6b and to realize good operation of a silicon carbide semiconductor device.例文帳に追加

このような構成とすることで、高抵抗層６ｂによって第２ゲート領域６とチャネル層４とによるＰＮ接合部にリーク電流が流れることを防止することが可能となり、炭化珪素半導体装置の動作が良好に行えるようにすることが可能である。 - 特許庁

On a substrate 101, an AIN buffer layer 102, an undoped GaN layer 103, an undoped AlGaN layer 104, a p-type GaN layer 105 and a high concentration p-type GaN layer 106 are formed sequentially, and a gate electrode 111 has an ohmic junction to the high concentration p-type GaN layer 106.例文帳に追加

基板１０１上にＡｌＮバッファ層１０２、アンドープＧａＮ層１０３、アンドープＡｌＧａＮ層１０４、ｐ型ＧａＮ層１０５、高濃度ｐ型ＧａＮ層１０６が順に形成され、ゲート電極１１１が高濃度ｐ型ＧａＮ層１０６とオーミック接合する。 - 特許庁

A hetero-junction field-effect semiconductor device includes an electron transit layer 4, an electron supply layer 5, a source electrode 6, a drain electrode 7, a gate electrode 8, a first insulating film 9 made of silicon oxide, and a second insulating film 10 made of silicon nitride.例文帳に追加

本発明に従うヘテロ接合型電界効果半導体装置は、電子走行層４と、電子供給層５と、ソース電極６と、ドレイン電極７と、ゲート電極８と、シリコン酸化物から成る第１の絶縁膜９と、シリコン窒化物から成る第２の絶縁膜１０とを有している。 - 特許庁

Then, a source-drain electrode 5 is provided to the pair of p^+-type contact layers 4 in ohmic contact, and a gate electrode 6 is provided on the exposure surface of an n^+-type contact layer 2, provided on the lower side of the channel layer 3 in ohmic contact, thus forming the junction FET.例文帳に追加

そして、一対のｐ^+型コンタクト層４上にオーミックコンタクトするようにソース・ドレイン電極５が設けられ、チャネル層３の下側に設けられるｎ^+型コンタクト層２の露出面上にオーミックコンタクトするようにゲート電極６が設けられることにより、接合型ＦＥＴが形成されている。 - 特許庁

To provide a method for manufacturing semiconductor device which prevents the protrusion of a silicide film formed in a source/drain contact region toward a silicon substrate side, wherein a driving force is given by giving stress to a channel region, and avoids the occurrence of a junction leakage defect and a gate leakage defect, and a manufactured semiconductor.例文帳に追加

チャネル領域に応力を与えるため、ソース・ドレイン・コンタクト領域に形成されるシリサイド膜がシリコン基板側に突出することを防ぎ、接合リーク不良の発生やゲートリーク不良の発生を回避する半導体装置の製造方法及び製造された半導体装置の提供。 - 特許庁

To markedly lessen a polysilicon gate electrode and a diffusion layer in sheet resistance and to prevent a leakage current from drastically increasing at a diffused layer junction in a salicide process, through which a semiconductor device is formed.例文帳に追加

半導体装置の形成方法であるサリサイドプロセスにおいて、PolySiゲート電極、拡散層のシート抵抗を大幅に低減し、かつ、拡散層の接合リーク電流増加を大幅に防止する半導体薄膜の形成方法、半導体装置の製造方法および半導体装置を提供する。 - 特許庁

To provide a semiconductor device capable of suppressing a short-channel effect and an increase in junction capacity in a diffusion layer region while miniaturizing the width of a sidewall and gate length, having low parasitic resistance in the diffusion layer region and excellent in HC (hot carrier) characteristics, and to provide a manufacturing method thereof.例文帳に追加

サイドウォールの幅及びゲート長の微小化を図りつつ、短チャンネル効果及び拡散層領域における接合容量の増大が抑えられ、また、拡散層領域の寄生抵抗が小さく、ＨＣ耐性に優れた半導体装置及びその製造方法を提供すること。 - 特許庁

In a source/drain junction of a DDD structure which is made up of a high concentration impurity region and a low concentration impurity region surrounding it, the high concentration impurity region, which is formed parallel to a gate electrode at a distance apart from only a position with a contact hole to be formed, is included.例文帳に追加

高濃度不純物領域とこれを取り囲む低濃度不純物領域とからなるＤＤＤ構造のソース／ドレイン接合部において、コンタクトホールが形成されるべき位置だけ離隔した距離にゲート電極と平行に形成された高濃度不純物領域を含む。 - 特許庁

In this high pressure-resistant analog switch circuit, the voltage of the gate of the high pressure-resistance junction type FET 71 is held in the same level as that of the voltage of the source regardless of whether the voltage (the voltage of a signal inputted to a node Si) of the source is positive or negative so that any negative power supply voltage (-V) is dispensed with.例文帳に追加

この高耐圧アナログスイッチ回路では、ソースの電圧（ノードＳｉに入力された信号の電圧）の正負にかかわらず高耐圧接合型ＦＥＴ７１のゲートの電圧がソースの電圧とほぼ同じレベルに保持されるため、負の電源電圧（−Ｖ）を必要としない。 - 特許庁

In the signal line 19 for propagating digital signals, intervened is a three-terminal capacitance comprising a depletion type MOS transistor (Dep-Tr11) which is formed in a substrate 12 and is so mounted that a gate capacitance and a junction capacitance may work on the signal line 19.例文帳に追加

デジタル信号を伝搬する信号線１９には、基板１２内に形成され、信号線１９に対してゲート容量及びジャンクション容量が作用するように設けられたディプレション型のＭＯＳトランジスタ（Ｄｅｐ−Ｔｒ１１）で構成される３端子型容量が介在される。 - 特許庁

The transistor 100 in one embodiment includes: a graphene film 10 which has a conductor region 10a and a semiconductor region 10b where atoms are bonded to a surface, and functions as a channel; and a gate electrode 12 formed on the graphene film 10 with a gate insulating film 11 interposed, wherein a tunnel current of a Schottky junction that is formed by the conductor region 10a and semiconductor region 10b is used for switching operation.例文帳に追加

本発明の一態様に係るトランジスタ１００は、導体領域１０ａと表面に原子が結合した半導体領域１０ｂとを有し、チャネルとして機能するグラフェン膜１０と、グラフェン膜１０上にゲート絶縁膜１１を介して形成されたゲート電極１２と、を有し、導体領域１０ａと半導体領域１０ｂが形成するショットキー接合のトンネル電流をスイッチング動作に用いる。 - 特許庁

The bias circuit for use with a receiving amplifier is so constructed that a resistor is connected in series between a drain electrode of a field effect transistor and a drain bias terminal, at least two resistors are connected in series between the drain electrode and a gate bias terminal, and a junction connecting two of the two or more series-connected resistors is connected to a gate electrode.例文帳に追加

バイアス回路は、受信用増幅器に用いられるバイアス回路であって、電界効果型トランジスタのドレイン電極とドレインバイアス端子の間に抵抗が直列に接続され、上記ドレイン電極とゲートバイアス端子の間に少なくとも２個以上の抵抗が直列に接続され、上記直列接続された２個以上の抵抗のうち２個の抵抗が接続される接続点を上記ゲート電極に接続する。 - 特許庁

The hetero junction field effect transistor includes: a nitride semiconductor layer including a barrier layer 40 and a cap layer 50 formed on the barrier layer 40; a gate electrode 90 provided on the nitride semiconductor layer so that a lower part of the gate electrode 90 is embedded in the nitride semiconductor layer; and a surface protection film 100 formed on the nitride semiconductor layer and made of an insulation film that does not contain Si.例文帳に追加

本発明に係るヘテロ接合電界効果トランジスタは、バリア層４０及びバリア層４０上に形成されたキャップ層５０を含む窒化物半導体層と、前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられたゲート電極９０と、前記窒化物半導体層上に形成されたＳｉを含まない絶縁膜からなる表面保護膜１００とを備える。 - 特許庁

To achieve a semiconductor device with improved device characteristics by extremely easily forming (at least either of) a source/a drain at a shallow junction depth without using ion implantation, and inhibiting the generation of short-channel effect when making fin an element by reducing a gate length in a semiconductor device using a compound semiconductor.例文帳に追加

化合物半導体を用いた半導体装置において、イオン注入を用いることなく極めて容易にソース／ドレイン（の少なくとも一方）を浅い接合深さに形成し、ゲート長を短縮して素子の微細化を図る際にショートチャネル効果の発生を抑止するデバイス特性に優れた半導体装置を実現する。 - 特許庁

In addition, when the gate potential of the MOSFETs 6 and 7 is not fixed at a source potential and unstable condition occurs while the voltage is applied between them, the voltage can be kept within a range of voltage of VF due to PN junction by one piece of the four-terminal thyristor 11.例文帳に追加

ＭＯＳＦＥＴ６、７がオフした状態において、出力端子８ａ、８ｂ間に電圧が印加されているとき、ＭＯＳＦＥＴ６、７のゲート電位がソース電位に対して固定されず不安定な状態となるのを、４端子サイリスタ１１の１個分のＰＮ接合によるＶＦの電圧の範囲に抑えることができる。 - 特許庁

A source electrode 42 and a drain electrode 43 isolated from each other along a length direction of the quantum wire 13 electrically conducted with the high mobility channel via a contact layer 30, and a gate electrode 41 opposed to the channel 20 via a Schottky junction interposed via an insulating layer between the electrode 42 and the electrode 43 are provided.例文帳に追加

コンタクト層30を介して高移動度チャネル13に電気的に導通する一方で、量子細線13の長さ方向に沿って互いには離間したソース電極42、ドレイン電極43と、ソース電極42とドレイン電極43の間に設けられ、絶縁層を介するかショットキ接合を介して低移動度チャネル20に臨むゲート電極41を設ける。 - 特許庁

And, electrons existing primarily in the quantum dots 61a to 61c move between the quantum dots 61a to 61c and the quantum dots 51a to 51c through a tunnel junction in response to a voltage applied from pads 12, 13 to a gate electrode 9, and distribute in the quantum dots 51a to 51c and/or the quantum dots 61a to 61c.例文帳に追加

そして、量子ドット６１ａ〜６１ｃ中に元来的に存在する電子は、パッド１２，１３からゲート電極９に印加される電圧に応じて、トンネル接合を介して量子ドット６１ａ〜６１ｃと量子ドット５１ａ〜５１ｃとの間を移動し、量子ドット５１ａ〜５１ｃおよび／または量子ドット６１ａ〜６１ｃ中に分布する。 - 特許庁

To provide a field effect transistor which can adjust a threshold of a gate voltage for switching an energization state between a source electrode and a drain electrode to a predetermined value while generating a secondary electron gas layer on a first semiconductor layer by the hetero-junction of a first semiconductor layer and a second semiconductor layer.例文帳に追加

第１半導体層と第２半導体層とのヘテロ接合により第１半導体層に二次電子ガス層を生じさせつつ、ソース電極とドレイン電極との間の通電状態を切り換えるためのゲート電圧のしきい値を所定の値に調整することができる電界効果トランジスタを提供する。 - 特許庁

In an n-channel type MOSFET 1, the front edge of a depletion layer does not reach up to a low-concentration drain diffusion region 5 when potential is applied among gate electrodes 15, and source electrodes 9 and a drain electrode 5 and a semiconductor substrate 1a and the depletion layer is expanded from the junction surfaces of the semiconductor substrate 1a and a well 3.例文帳に追加

ｎチャネル型ＭＯＳＦＥＴ１において、ゲート電極１５、ソース電極９およびドレイン電極５と、半導体基板1ａとの間に電位を印加して、半導体基板1ａとウェル３との接合面から空乏層を拡張させたとき、この空乏層の先端縁が、低濃度ドレイン拡散領域４にまで到達しない。 - 特許庁

A first negative voltage is applied to the first well region to induce a reverse bias higher than a junction withstand voltage between the first well region and the memory electrode near the second gate electrode, so that hot electrons can be injected into the charge storage region (6), and moreover the electrons can be injected into the charge storage region (6) from the well region.例文帳に追加

前記第１ウェル領域に第１負電圧を与え前記第２ゲート電極寄りのメモリ電極との間で接合耐圧以上の逆バイアス状態を形成してホットエレクトロンを電荷蓄積領域に注入可能にされ、また、エレクトロンをウェル領域から電荷蓄積領域に注入可能にされる。 - 特許庁

The first data state of the MISFET is written in by bringing the second source- drain 7 to 0 V, applying a positive control voltage for turning the channel on to the gate 5, applying a positive control voltage to the first source-drain 6, and injecting majority carriers into the channel body 3 in the vicinity of the first source-drain junction.例文帳に追加

ＭＩＳＦＥＴの第１のデータ状態は、第２のソース／ドレイン７を０Ｖとし、ゲート５にチャネルをオンさせる正の制御電圧を印加し、第１のソース／ドレイン６に正の制御電圧を印加して、第１のソース／ドレイン接合近傍でチャネルボディ３に多数キャリアを注入することにより書き込まれる。 - 特許庁

The transistor has: a tunnel junction structure comprising a tunnel barrier 365 made of an insulating nonmagnetic substance, and a source 361 formed of a ferromagnetic material, and a drain 363 formed of a ferromagnetic material, between which the tunnel barrier 365 is disposed; and a gate electrode 371 formed with respect to the tunnel barrier 365.例文帳に追加

絶縁性の非磁性体からなるトンネル障壁３６５と該トンネル障壁３６５を挟み込む強磁性体からなるソース３６１及び強磁性体からなるドレイン３６３とにより形成されるトンネル接合構造と、前記トンネル障壁３６５に対して形成されるゲート電極３７１と、を有するトランジスタ。 - 特許庁

It is designed that the write time is about 10 μs and the leakage current of the junction in writing is approximate 100 ns, therefore, the energy necessary for writing is reduced up to 5 pJ, that is, reduced to 1/100 or less, compared with a writing energy used in implantation of channel hot electron of the customary stacked gate type memory.例文帳に追加

書込み時間はおおよそ１０μｓ、書込み動作時の前記接合の漏洩電流は１００ｎＡ程度に設計できるため、書込みに要するエネルギーは５ｐＪまで低減され、従来のスタックド・ゲート型メモリセルのチャンネルホットエレクトロン注入を用いた書込みのエネルギーに比較して１／１００以下に低減できる。 - 特許庁

A secondary-side circuit B is provided with a protective circuit 30 which controls the voltage of a gate terminal so as not to allow a synchronous rectifier MOS transistor 21 which makes a third quadrant action, to conduct when the source-drain junction of the synchronous rectifier MOS transistor 21 is forward biased (the polarity in which an inner parasitic diode is backward biased).例文帳に追加

二次側回路Ｂ内に、第三象限動作をする同期整流ＭＯＳ２１トランジスタのソース・ドレイン間が順方向にバイアス(内部寄生ダイオードが逆バイアスされる極性)場合に、ゲート端子の電圧を制御して同期整流ＭＯＳトランジスタ２１を導通させない保護回路３０を設ける。 - 特許庁

The junction type field effect transistor formed on a semiconductor substrate 100 is constituted with inclusion of a source region 101, a drain region 102, a channel region 103 formed between the source region 101 and the drain region 102, and a gate region 107 formed under at least the channel region 103.例文帳に追加

半導体基板１００に形成された接合形電界効果トランジスタは、ソース領域１０１と、ドレイン領域１０２と、ソース領域１０１とドレイン領域１０２との間に形成されたチャネル領域１０３と、少なくともチャネル領域１０３の下に形成されたゲート領域１０７とを含で構成される。 - 特許庁

To prevent concentration of an electric field at a corner, thinning of a gate oxide film and deterioration of a transistor characteristics by shaping the corner at the upper end of a trench into a round form, and to restrain a junction leak current to the low level and prevent generation of crystal defects during the manufacturing steps by restraining the stress caused by oxidation of the inner wall of the trench.例文帳に追加

トレンチ上端のコーナー部の形状を丸め形状にすることで、コーナー部での電界集中やゲート酸化膜の薄膜化を防止し、トランジスタ特性の劣化を防止し、またトレンチ内壁の酸化処理によるストレスを抑制することで、製造工程中に結晶欠陥等を発生せず、接合リーク電流を低く抑えられる。 - 特許庁

The SONOS EEPROM is adapted such that, although an electric charge trapping layer 140a is formed at both ends of a gate, i.e., in a junction region of a source 190 and a drain 195, an electron charged region and a hole charged region are brought into coincidence with each other to improve cell efficiency by forming locally thick adjacent portion of the joint.例文帳に追加

メモリ場所である電荷トラッピング層１４０ａをセルのゲート両端、すなわちソース１９０及びドレーン１９５接合領域に形成させるが、接合隣接部位を局部的に厚く形成することによって電子充電領域及びホール充電領域を一致させてセル効率を向上させたＳＯＮＯＳ ＥＥＰＲＯＭである。 - 特許庁

The junction type field effect transistor comprises a p-type semiconductor film 2 formed on the front side of an n-type semiconductor C substrate 1, an n-type semiconductor film 3 involving a channel region 4 formed thereon, source and drain regions 5, 6 formed at both sides of the channel region on the semiconductor film 3, and a gate electrode 13 in contact with the n-type semiconductor substrate.例文帳に追加

ｎ型半導体Ｃ基板１の表（おもて）面に成膜されたｐ型半導体膜２と、その上に形成されたチャネル領域４を含むｎ型半導体膜３と、ｎ型半導体膜の上であって、チャネル領域の両側に形成されたソース、ドレイン領域５,６と、ｎ型半導体基板に接して設けられたゲート電極１３とを備える。 - 特許庁

The transistor has: a tunnel junction structure comprising a tunnel barrier 385 made of an insulating ferromagnetic material, and a source 381 formed of a ferromagnetic material, and a drain 383 formed of a nonmagnetic body or a ferromagnetic material, between which the tunnel barrier 385 is disposed; and a gate electrode 391 formed with respect to the tunnel barrier 385.例文帳に追加

絶縁性の強磁性体からなるトンネル障壁３８５と該トンネル障壁３８５を挟み込む強磁性体からなるソース３８１及び非磁性体または強磁性体からなるドレイン３８３とにより形成されるトンネル接合構造と、前記トンネル障壁３８５に対して形成されるゲート電極３９１と、を有するトランジスタ。 - 特許庁

To provide a MOS transistor having an intermediate breakdown voltage structure including a large drain breakdown voltage, small capacitance between a source-drain region and a gate electrode and a high junction breakdown voltage of a channel stop and the source-drain region formed under a field oxide film and capable of controlling the drain breakdown voltage by a simple process.例文帳に追加

ドレイン耐圧が大きく、・ドレイン・ソース領域とゲート電極間の容量が小さく、・フィールド酸化膜下に形成されたチャネルストップとソース・ドレイン領域の接合耐圧の高い、しかもそのドレイン耐圧を制御することのできる中耐圧構造を有するＭＯＳ型トランジスタを簡単なプロセスにより提供することを目的とする。 - 特許庁

When introducing p-type impurities, a p-n junction diode is formed from this p+ impurity region 13 and n- impurity region 6, so that even if the p-n bonding diode is made conducting by reverse bias and even if a transistor is conducted by applying voltage to a gate electrode 5, no current will flow from a bit line 19 to the source line 17a.例文帳に追加

ｐ型の不純物が導入される場合、このｐ＋不純物領域１３とｎ−不純物領域６とによってｐｎ接合ダイオードが形成されるので、ゲート電極５に電圧を与えてトランジスタを導通させてもこのｐｎ接合ダイオードが逆バイアスされて導通せず、ビット線１９からソース線１７ａへ電流が流れない。 - 特許庁

Without having to provide the diode element utilizing junction capacitance, the maximum oscillation frequency can be markedly improved from several GHz band to tens of GHz band, by using bulk VS. inter-drain capacitance 10 and 12 and bulk VS. inter-gate capacitances 11 and 13 by the bulk potential control voltage of first and second MOS transistors 1 and 2 inputted from input terminals 7 and 8.例文帳に追加

接合容量を利用したダイオード素子を具備することなく、入力端子７，８から入力される第１及び第２のＭＯＳトランジスタ１，２のバルク電位制御電圧により、バルク対ドレイン間容量１０，１２と、バルク対ゲート間容量１１，１３とを使用することで、最大発振周波数を数ＧＨｚ帯から数十ＧＨｚ帯に大幅に向上することができる。 - 特許庁

To provide a transistor and its manufacturing method which prevents a leakage current of the source/drain in the LOCOS or shallow trench isolation(STI) process, improves the refresh characteristics of DRAM to avoid damaging a gate oxide film, and reduces the reverse narrow width effect, junction L/C and GOI to improve the characteristics of the transistor, thereby improving the characteristics and the yield of the element.例文帳に追加

ロコス（LOCOS）工程やエス・ティー・アイ（Shallow Trench Isolation：STI）工程時にソース／ドレインの漏洩電流（leakage current）発生を防ぎ、DRAMのリフレッシュ（Refresh）特性を向上させてゲート酸化膜の損傷を防ぎ、逆狭小幅効果（reverse narrow width effect）、接合Ｌ／Ｃ及びGOIを減少させてトランジスタの特性を向上させるため、素子の特性及び収率を向上させることが可能な、トランジスタ及びその製造方法を提供する。 - 特許庁

In a gate electrode 103 that is formed on a compound semiconductor layer 100 composed of GaN, an Ni layer 41 formed by Schottky junction, a low-resistance metal layer 42 that is composed of one metal selected from the group consisting of Au, Cu, and Al, and a Pd layer 44 formed between the Ni layer 41 and the low-resistance metal layer 42 are provided on the compound semiconductor layer 100 composed of GaN.例文帳に追加

ＧａＮからなる化合物半導体層１００上に形成されたゲート電極１０３において、ＧａＮからなる化合物半導体層１００上でショットキー接合してなるＮｉ層４１と、Ａｕ、Ｃｕ及びＡｌからなる群から選択された１種の金属からなる低抵抗金属層４２と、Ｎｉ層４１と低抵抗金属層４２との間に形成されたＰｄ層４４を設けるようにする。 - 特許庁

To provide an MOS transistor having a high drain breakdown voltage, small capacitance between a drain-source region and a gate electrode, and a high junction breakdown voltage of a channel stop and a source-drain region formed under a field oxide film, which are impossible in a conventional MOS transistor having an LDD structure and having an intermediate breakdown voltage structure capable of controlling the drain breakdown voltage.例文帳に追加

本発明は、従来のＬＤＤ構造を有するＭ０Ｓ型トランジスタでは不可能であったドレイン耐圧が大きく、ドレイン・ソース領域とゲート電極間の容量が小さく、フィールド酸化膜下に形成されたチャネルストップとソース・ドレイン領域の接合耐圧の高い、しかもそのドレイン耐圧を制御することのできる中耐圧構造を有するＭＯＳ型トランジスタを提供することを目的とする。 - 特許庁

To provide a manufacturing method of a semiconductor element capable of reducing a leakage current in a storage electrode junction region by forming a gate having a stepped channel, by etching into a predetermined thickness a semiconductor substrate in a portion scheduled for a storage electrode contact and in an adjacent region thereof before the formation of an element isolation film that defines an active region.例文帳に追加

本発明は半導体素子の製造方法に関し、特に活性領域を定義する素子分離膜の形成前に格納電極コンタクトに予定されている部分及びその隣接領域の半導体基板を所定厚さにエッチングして段差のあるチャンネルを有するゲートを形成することにより、格納電極接合領域で漏洩電流を低減させて半導体素子のリフレッシュ特性を向上させることができる技術である。 - 特許庁

In a solid state imaging device comprising a plurality of pixel cells, each pixel cell includes a photoelectric conversion element provided in a semiconductor substrate and storing signal charges by performing photoelectric conversion of incident light, and a transistor for transferring the signal charges stored in the photoelectric conversion element to a floating junction wherein at least one transfer transistor has a gate electrode covering the photoelectric conversion element.例文帳に追加

本発明の１態様による固体撮像装置は、複数の画素セルを具備する固体撮像装置であって、各画素セルは、半導体基板中に設けられ、入射光を光電変換して信号電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された前記信号電荷をフローティングジャンクションに転送する転送トランジスタとを含み、少なくとも１個の前記転送トランジスタは、前記光電変換素子の上方を覆って設けられたゲート電極を具備する。 - 特許庁