「gate junction」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

A contact junction 38 is formed by using, as masks, the gate electrode and the insulating member, after removing the hardmask.例文帳に追加

ゲートハードマスクを除去した後、ゲート電極と絶縁部材をマスクにしてコンタクトジャンクション３８を形成する。 - 特許庁

In the lateral junction type field effect transistor, an n-type epitaxial layer 4 and a gate region 5 are formed successively on a p^--epitaxial layer 3.例文帳に追加

ｐ^-エピタキシャル層３上に、ｎ型エピタキシャル層４とゲート領域５とが順に形成されている。 - 特許庁

To reduce jitter level by stabilizing the junction temperature of a timing generator comprising a CMOS gate array.例文帳に追加

ＣＭＯＳ ゲート・アレイで構成されるタイミング発生器のジャンクション温度を安定化させ、ジッタ値を減少させる。 - 特許庁

The section south of the Kyotanabe toll gate, which now has four lanes, will have six lanes when the section up to Kadoma Junction is complete. 例文帳に追加

現在は、京田辺本線料金所以南も4車線であるが、門真JCTまでの開通時に6車線化される。 - Wikipedia日英京都関連文書対訳コーパス

A silicon carbide semiconductor device comprises channel set regions 7a, 7b partly deepened in a junction depth of a second gate region 7 in a site disposed on a first gate region 3 to a second gate region 7.例文帳に追加

第２ゲート領域７に対し、第１ゲート領域３の上に位置する部位内において、第２ゲート領域７の接合深さを部分的に深くしたチャネル設定領域７ａ、７ｂを備える。 - 特許庁

Thus, when a gate rectifying current that is a forward current is generated, a potential drop is generated by the resistor 21 for gate voltage suppression, and a gate voltage of the Schottky junction FET 13 is reduced.例文帳に追加

これにより、順方向電流であるゲート整流電流が発生すると、ゲート電圧抑制用抵抗２１によって電位降下が生じ、ショットキー接合ＦＥＴ１３のゲート電圧が引き下げられる。 - 特許庁

A channel-doped layer 124 is formed in the well layer 121 under a gate electrode 29B of a MOS transistor T52, and a nitrogen inlet region N12 is formed in the gate electrode 29B and near a junction interface between the gate electrode 29B and the gate oxide film 25A.例文帳に追加

また、ＭＯＳトランジスタＴ５２のゲート電極２９Ｂの下層のウエル層１２１内には、チャネルドープ層１２４が形成され、ゲート電極２９Ｂ内には、ゲート酸化膜２５Ａとの接合界面近傍に窒素導入領域Ｎ１２が形成されている。 - 特許庁

To obtain a junction field-effect transistor(JFET) formed so that the diffusion depth of the impurity in a gate region does not vary.例文帳に追加

ゲート領域での不純物の拡散深さがばらつかないようにした接合型電界効果トランジスタを提供する。 - 特許庁

An insulated floating gate 214 is formed on the substrate and superimposes on at least in part with the primary junction region.例文帳に追加

絶縁されたフローティングゲートは、基板上に形成され、第１のジャンクション領域と少なくとも一部重畳する。 - 特許庁

An extension electrode and a test pad 54 are formed being continuously connected with the gate electrode of the junction type field effect transistor.例文帳に追加

接合型電界効果トランジスタのゲート電極に連続して、拡張電極４３とテストパッド５４を形成する。 - 特許庁

When incorporating a Schottky junction into a MOSFET, the Schottky junction is positioned at a place distant from a p-body region 6 and a gate electrode 10 of the MOSFET so that the ends of the Schottky junction are surrounded by p-type shallow junctions.例文帳に追加

ＭＯＳＦＥＴにショットキー接合を内蔵させるときに、ショットキー接合はＭＯＳＦＥＴのｐボディ領域６とゲート電極１０と隔てられた場所に配置し、ショットキー接合の端部をｐ型の浅い接合によって囲まれるようにする。 - 特許庁

A channel-doped layer 123 is formed in a well layer 121 which is the lower layer to the gate electrode 29A of a MOS transistor T51, and a nitrogen inlet region N11 is formed in the gate electrode 29A and near a junction interface between the gate electrode 29A and the gate oxide film 25A.例文帳に追加

ＭＯＳトランジスタＴ５１のゲート電極２９Ａの下層のウエル層１２１内には、チャネルドープ層１２３が形成され、ゲート電極２９Ａ内には、ゲート酸化膜２５Ａとの接合界面近傍に窒素導入領域Ｎ１１が形成されている。 - 特許庁

To suppress both high resistance and shallow junction breakdown of a silicide film on an impurity layer in an FUSI gate CMOS transistor.例文帳に追加

ＦＵＳＩゲートＣＭＯＳトランジスタにおいて、不純物層上シリサイド膜の高抵抗化及び浅接合破壊を共に抑制する。 - 特許庁

The PN junction boundary 105 is disposed not to constitute a vertical plane relative to a direction in which the gate electrode extends.例文帳に追加

ＰＮ接合境界１０５はゲート電極の延伸方向に対して垂直面を構成しないように設けられている。 - 特許庁

In such a structure, when a gate voltage is applied, an off-current is reduced by the p-n junction within the channel.例文帳に追加

そのような構造において、ゲート電圧が印加されない場合には、チャネル内のｐ-ｎ接合によりオフ電流が削減される。 - 特許庁

In addition, compaction gate-current efficiency is enhanced by reverse biasing a source 11/a substrate 23 junction for the cell to be programmed.例文帳に追加

またプログラムされるセルのソース１１／基板２３接合を逆バイアルすることにより圧縮ゲート電流効率が向上する。 - 特許庁

A rectifying device having a structure in which a terminal of one side is connected with a gate is attained by determining a channel width to be about zero (so-called 'pinch-off') in a transistor composing a junction-type gate (JFET, SIT, BSIT and, etc.).例文帳に追加

接合型のゲートをもつトランジスタ（ＪＦＥＴ，ＳＩＴ，ＢＳＩＴなど）で、チャネル巾の寸法をゼロ（ピンチオフとよばれる）付近にとることにより、片側−端子とゲートを結合した構造の、整流素子ができる。 - 特許庁

The structure of an image sensor pixel in an image detecting array is based on a vertical punch-through transistor where a junction gate surrounded by a MOS gate is connected with a source while surrounding it.例文帳に追加

画像検出アレイにおける画像センサピクセルの構造は縦型パンチスルートランジスタに基づいたものであり、ＭＯＳゲートで囲まれた接合ゲートがソースを囲む状態でソースに接続される。 - 特許庁

This semiconductor device comprises a gate 40, a gate oxide layer 41 beneath the gate 40, a source region 42 and a drain region 43 having a junction depth 45, a channel length 44, a halo injection part 46, a compensated injection part 47, and a side distribution tail 48.例文帳に追加

ゲート４０、ゲート４０の下のゲート酸化物層４１、接合深さ４５を有するソース領域４２とドレイン領域４３、チャネル長４４、ハロー注入部４６、補償注入部４７と側部分布テール４８を有する。 - 特許庁

To provide a gate insulating field effect transistor where a source/ drain junction area below a gate electrode is made to be shallow and the resistance of the area is made to be low, and to provide a fine complementary gate insulating field effect transistor whose current is large and whose high speed operation is realized.例文帳に追加

本願発明の第１の課題は、ゲート電極下のソース・ドレイン接合領域の浅接合化と当該領域の低抵抗化とを合わせて実現したゲート絶縁型電界効果型トランジスタを提供することである。 - 特許庁

When a current monitored by a current detecting unit 90 exceeds a threshold current, a gate voltage for turning on the junction field effect transistor (JFET) 32 is made larger than a built-in voltage for a PN-junction.例文帳に追加

電流検知部９０でモニタする電流が閾値電流を超えた場合、接合型電界効果トランジスタ（ＪＦＥＴ）３２をターンオンするときのゲート電圧をＰＮ接合のビルトイン電圧より大きくする。 - 特許庁

A PN junction diode between an emitter electrode (22) and a collector electrode (23) of the insulated gate bipolar transistor is built through a PN junction formed between the peripheral base region (27) and the first base region (16).例文帳に追加

周辺ベース領域(27)と第１のベース領域(16)との間に形成されるＰＮ接合により、絶縁ゲート型バイポーラトランジスタのエミッタ電極(22)とコレクタ電極(23)との間にＰＮ接合ダイオードを形成する。 - 特許庁

This junction gate field effect transistor(JFET) 30 has an n-type channel region 14 on a GaAs substrate 12, a p-type gate region 16 on the surface of the channel region, and a gate electrode 20 connected to the gate region through an insulating region 32 on the substrate.例文帳に追加

ＪＦＥＴ３０は、ＧａＡｓ基板１２に設けられたｎ型チャネル領域１４と、チャネル領域の表層部に設けられたｐ型ゲート領域１６と、基板上に設けられた絶縁膜３２を貫通してゲート領域と接続するゲート電極２０とを備える。 - 特許庁

A recipe for plug-ion implantation for a junction contact of a transistor is adjusted, (S3), based on the measured critical dimension of a gate electrode formed on a wafer, then the plug ions for the junction contact are implanted (S5) using the adjusted recipe for plug-ion implantation for a junction contact.例文帳に追加

ウェーハ上に形成されたゲート電極の計測された臨界ディメンションに基づいてトランジスタのジャンクションコンタクトプラグイオン注入レシピを調整した後（Ｓ３）、調整されたジャンクションコンタクトプラグイオン注入レシピを使用してジャンクションコンタクトプラグイオンを注入する（Ｓ５）。 - 特許庁

The junction region of a semiconductor memory element includes a junction region of a semiconductor memory element including a semiconductor substrate on which a gate line is formed and a junction region where impurities with different masses different from each other are injected and which is formed with widths different from each other.例文帳に追加

ゲートラインが形成された半導体基板、ゲートライン間の半導体基板に互いに異なる質量の不純物が注入され、互いに異なる幅で形成された接合領域を含む半導体メモリ素子の接合領域からなることを特徴とする。 - 特許庁

To suppress breaking of a silicide film at a part of a p-n junction in a semiconductor device of a dual-gate structure having the silicide film.例文帳に追加

シリサイド膜を有するデュアルゲート構造の半導体装置において、ＰＮ接合の部分におけるシリサイド膜の断線を抑制する。 - 特許庁

In this manner, gate and base regions of static induction transistors and bipolar junction transistors can be formed in a self-aligned process.例文帳に追加

このように、静電誘導トランジスタおよびバイポーラ接合トランジスタのゲート領域およびベース領域が、セルフアラインプロセスで形成可能である。 - 特許庁

To further reduce a junction leakage in a MOSFET having a gate electrode of a polymetal structure, in particular, in a memory cell transistor of a DRAM.例文帳に追加

ポリメタル構造のゲート電極を有するＭＯＳＦＥＴ、特に、ＤＲＡＭのメモリセルトランジスタの接合リークをよりいっそう低減する。 - 特許庁

The junction A is constituted by bonding the gate region 16 of a second conductivity type, and the control region 14 of a first conductivity type.例文帳に追加

接合部Ａは、第２導電型のゲート領域１６と第１導電型の制御領域１４との接合により構成される。 - 特許庁

To provide a semiconductor device with a lower parasitic resistance while reducing the occurrence of a leak on a junction and a faulty gate insulating film.例文帳に追加

接合リーク不良やゲート絶縁膜不良の発生を抑制しつつ、寄生抵抗の低減された半導体装置を提供する。 - 特許庁

A gate of the transistor T1 connects with an anode of the diode D1 and a junction point of the capacitive element C1 and the capacitive element C2.例文帳に追加

トランジスタＴ１のゲートがダイオードＤ１のアノードと、容量素子Ｃ１と容量素子Ｃ２との接続点とに接続されている。 - 特許庁

To provide a manufacturing method of a semiconductor device which can reduce layer resistance of gate electrodes by preventing an increase of a junction leak current.例文帳に追加

接合リーク電流の増加を防止し、ゲート電極の層抵抗を低減可能な半導体装置の製造方法を提供する。 - 特許庁

A gate electrode 8 is formed like a "ladder" above striped n-pillar layer 3 and p-pillar layer 4 exhibiting a super-junction structure.例文帳に追加

スーパージャンクション構造をなすストライプ状のｎピラー層３及びｐピラー層４の上方に、ゲート電極８を「あみだ状」に形成する。 - 特許庁

To provide a semiconductor device which can suppress increase of junction leakage and deterioration of reliability of a gate insulating film, and a method for manufacturing the device.例文帳に追加

接合リーク増大およびゲート絶縁膜信頼性の悪化を抑制できる半導体装置およびその製造方法を提供する。 - 特許庁

To improve an erase speed of a twin MONOS cell by applying a negative voltage to a word gate adjacent to a control gate in a selected memory and changing the distribution of high energy holes generated on a junction end portion under the control gate of the memory.例文帳に追加

選択されるメモリの制御ゲートに隣接するワードゲートへの負電圧の印加によってメモリの制御ゲート下の接合端部で生成される高エネルギーのホールの分布を変化させることによって、ツインＭＯＮＯＳセルの消去速度を向上させる。 - 特許庁

The gate and emitter of the IGBT of each IGBT module 21 are connected to a gate signal-generating circuit mounted on a base part 11A in the connecting terminal section 12 of a junction 11B of a main printed board 11.例文帳に追加

各ＩＧＢＴモジュール２１のＩＧＢＴのゲート、エミッタは、主プリント基板１１の接合部１１Ｂの主接続端子部１２において基部１１Ａに実装されたゲート信号発生回路に接続される。 - 特許庁

The junction FET 1 has a built-in pn diodes 2, 3 formed on the main face of the n^+ substrate 12 to electrically connect the p^+ layer 9 in the gate region to the gate electrode 14.例文帳に追加

この接合ＦＥＴ１は、さらに、ｎ^＋基板１２の主面に形成され、ゲート領域のｐ^＋層９とゲート電極１４とを電気的に接続するｐｎダイオード２、３を内蔵している。 - 特許庁

To provide a method of manufacturing a semiconductor device which can form an impurity diffusion layer having an ultra-shallow junction without causing the depletion of a gate electrode and deterioration in the reliability of a gate insulating film.例文帳に追加

ゲート電極の空乏化や、ゲート絶縁膜の信頼性低下を招くことなく、極浅い接合を有する不純物拡散層を形成することができる半導体装置の製造方法を提供する。 - 特許庁

In the process of a CMOS device, the total number of the pn junction and the non-doped region in the gate polysilicon film is reduced by ion implanting by using this NMIS gate implantation layer.例文帳に追加

ＣＭＯＳデバイスのプロセスにおいて、このＮＭＩＳゲート注入レイヤを用いてイオン注入を行なうことにより、ゲートポリシリコン膜中におけるＰＮ接合部及びノンドープ領域の総数が低減される。 - 特許庁

To provide a semiconductor device in which increase in sheet resistance of a gate electrode incident to heat treatment, and increase in junction current level due to junction breakdown can be suppressed; and to provide its fabrication process.例文帳に追加

熱処理に伴うゲート電極のシート抵抗値の上昇と、接合破壊により生じる接合リーク電流値上昇を抑制することができる半導体装置およびその製造方法を提供する。 - 特許庁

The nitride semiconductor transistor comprises a hetero-junction layer 124 in which a plurality of nitride semiconductor layers having different polarization each other are stacked, and a gate electrode 113 formed on the hetero-junction layer 124.例文帳に追加

窒化物半導体トランジスタは、分極が互いに異なる複数の窒化物半導体層が積層されたヘテロ接合層１２４と、ヘテロ接合層１２４の上に形成されたゲート電極１１３とを備えている。 - 特許庁

The operation bias of the junction type FET is performed by a bias circuit 9 connected to the gate and the constant current source 11 connected to the source.例文帳に追加

さらに、接合型ＦＥＴの動作バイアスをゲートに接続したバイアス回路９とソースに接続した定電流源１１によって行う。 - 特許庁

To provide a hetero junction field-effect transistor that suppresses current collapse and reduces a gate leakage current, and to provide a method of manufacturing the same.例文帳に追加

電流コラプスを抑制し、且つゲートリーク電流を低減するヘテロ接合電界効果トランジスタとその製造方法の提供を目的とする。 - 特許庁

The P-type semiconductor region and the N-type semiconductor regions of the PN junction (106) of the gate electrode are electrically insulated from each other.例文帳に追加

この際、ゲート電極のＰＮ接合部（１０６）のＰ型半導体領域とＮ型半導体領域とが電気的に絶縁されている。 - 特許庁

The gate of the power switching element 11 of a voltage driven type is connected to a junction point between sources of a n-channel FET13 and a p-channel FET14.例文帳に追加

電圧駆動型パワースイッチング素子１１のゲートは、ｎチャネルＦＥＴ１３とｐチャネルＦＥＴ１４のソースの接続点に接続されている。 - 特許庁