「junction field-effect transistor」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

SEMICONDUCTOR DEVICE HAVING JUNCTION FIELD-EFFECT TRANSISTOR AND METHOD OF MANUFACTURING THE SAME例文帳に追加

接合型電界効果トランジスタを備えた半導体装置およびその製造方法 - 特許庁

To reduce junction electric field strength in a semiconductor region for a source and a drain of a field effect transistor.例文帳に追加

電界効果トランジスタのソース・ドレイン用の半導体領域における接合電界強度を低減する。 - 特許庁

HETERO-JUNCTION FIELD EFFECT TRANSISTOR AND ITS MANUFACTURING METHOD例文帳に追加

ヘテロ接合電界効果型トランジスタおよび、ヘテロ接合電界効果型トランジスタの製造方法 - 特許庁

VERTICAL JUNCTION FIELD EFFECT TRANSISTOR AND ITS MANUFACTURING METHOD例文帳に追加

縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法 - 特許庁

To provide a novel structure of a field effect transistor including metal-semiconductor junction.例文帳に追加

金属半導体接合を用いた電界効果トランジスタの新規な構造を提供する。 - 特許庁

A transistor 50 is a pn-junction type field effect transistor formed on a substrate made of compound semiconductor.例文帳に追加

本トランジスタ５０は、化合物半導体からなる基板に形成されたｐｎ接合型電界効果トランジスタである。 - 特許庁

The n-type diffusion layer 117a becomes a drain of the junction field effect transistor 151, and the n-type diffusion layer 117b becomes the source of the junction field effect transistor 151.例文帳に追加

前記Ｎ型拡散層１１７ａは接合型電界効果トランジスタ１５１のドレインとなり、前記Ｎ型拡散層１１７ｂは前記接合型電界効果トランジスタ１５１のソースとなる。 - 特許庁

VERTICAL JFET (JUNCTION FIELD-EFFECT TRANSISTOR) AND METHOD OF MANUFACTURING THE SAME例文帳に追加

縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法 - 特許庁

VERTICAL JUNCTION FIELD-EFFECT TRANSISTOR AND METHOD OF MANUFACTURING THE SAME例文帳に追加

縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法 - 特許庁

The junction type field effect transistor comprises a gate area for receiving this signal electric charge.例文帳に追加

接合型電界効果トランジスタは、この信号電荷を受けるためのゲート領域を有している。 - 特許庁

An extended electrode 43 is formed to be continuous to the gate electrode of the junction field-effect transistor.例文帳に追加

接合型電界効果トランジスタのゲート電極に連続して、拡張電極４３を形成する。 - 特許庁

An extension electrode 44 is formed continuously to the gate electrode of the junction field effect transistor.例文帳に追加

接合型電界効果トランジスタのゲート電極に連続して、拡張電極４４を形成する。 - 特許庁

To provide a hetero junction field effect transistor with large electrostatic resistance, and its manufacturing method.例文帳に追加

静電気耐量が大きいヘテロ接合型電界効果トランジスタとその製造方法を提供する。 - 特許庁

To provide a semiconductor device having the enough less short channel effect of a field effect transistor with less junction capacitance, and with a less junction leakage current.例文帳に追加

電界効果トランジスタの短チャネル効果が十分に小さく、且つ、接合容量および接合リーク電流も十分に小さい半導体装置を提供する。 - 特許庁

To realize a high breakdown voltage in a Schottky junction type field effect transistor.例文帳に追加

ショットキー接合型電界効果型トランジスタにおいて、高耐圧特性を実現することを目的とする。 - 特許庁

To provide a hetero-junction compound semiconductor field-effect transistor having less parasitic resistance.例文帳に追加

寄生抵抗を低減できるヘテロ接合型化合物半導体電界効果トランジスタを提供すること。 - 特許庁

There is formed an extended electrode 43, which is continuous to a gate electrode of the junction-type field effect transistor.例文帳に追加

接合型電界効果トランジスタのゲート電極に連続して、拡張電極４３を形成する。 - 特許庁

The semiconductor device includes a normally-on hetero junction field effect transistor 100 having high withstand voltage; and a hetero junction field effect transistor 100 operating equally to that of a normally-off type, by forming a normally-off insulating gate type field effect transistor 200 into monolithic and connecting them in cascode.例文帳に追加

高耐圧を有するノーマリオン型のヘテロ接合電界効果トランジスタ１００とノーマリオフ型の絶縁ゲート型電界効果トランジスタ２００をモノリシックに形成し、それらをカスコード接続することによって、ノーマリオフ型と同等の動作をするヘテロ接合電界効果トランジスタ１００を備えた構成とする。 - 特許庁

The resetting transistor resets the gate area of the junction type field effect transistor to fixed voltage according to voltage received at a gate.例文帳に追加

リセット用トランジスタは、ゲートに受ける電圧に応じて、接合型電界効果トランジスタのゲート領域を一定電圧にリセットする。 - 特許庁

The solid-state imaging device comprises a plurality of pixels provided with a photoelectric conversion part, a junction type field effect transistor, and a resetting transistor.例文帳に追加

固体撮像素子は、光電変換部と、接合型電界効果トランジスタと、リセット用トランジスタとを備えた複数の画素を有している。 - 特許庁

To provide a structure that reduces an off-state current of a field effect transistor using a conductor-semiconductor junction.例文帳に追加

導体半導体接合を用いた電界効果トランジスタのオフ電流を低減せしめる構造を提供する。 - 特許庁

In the lateral junction type field effect transistor, an n-type epitaxial layer 4 and a gate region 5 are formed successively on a p^--epitaxial layer 3.例文帳に追加

ｐ^-エピタキシャル層３上に、ｎ型エピタキシャル層４とゲート領域５とが順に形成されている。 - 特許庁

To provide a pn-junction type field effect transistor having source/ drain electrodes with small electric resistance.例文帳に追加

ソース／ドレイン電極の電気抵抗が低い構成を備えてｐｎ接合型電界効果トランジスタを提供する。 - 特許庁

To obtain an SiC-made junction type high yield field effect transistor having a channel region using high-mobility electrons.例文帳に追加

高歩留りをもたらす、移動度の高い電子を用いたチャネル領域を有するＳｉＣ製のＪＦＥＴを得る。 - 特許庁

To reduce on-resistance in a field effect transistor of a semiconductor device having a hetero junction.例文帳に追加

ヘテロ接合を有する半導体装置の電界効果トランジスタにおけるオン抵抗の低減を図ることを課題とする。 - 特許庁

A semiconductor device is provided with a field effect transistor formed on a substrate 11 and a pn junction diode.例文帳に追加

半導体装置は、基板１１の上に形成された電界効果トランジスタとｐｎ接合ダイオードとを備えている。 - 特許庁

The junction field-effect transistor 1 has an n^--type epitaxial layer 3 laminated on a semiconductor substrate 2.例文帳に追加

この接合型電界効果トランジスタ１では、半導体基板２上に、ｎ^−型エピタキシャル層３が積層されている。 - 特許庁

To provide a junction field effect transistor and its manufacturing method in which the labor of manufacturing process can be reduced.例文帳に追加

製造工程の工数を削減することができる接合型電界効果トランジスタおよびその製造方法を提供する。 - 特許庁

To obtain a junction field-effect transistor(JFET) formed so that the diffusion depth of the impurity in a gate region does not vary.例文帳に追加

ゲート領域での不純物の拡散深さがばらつかないようにした接合型電界効果トランジスタを提供する。 - 特許庁

To increase threshold voltage and decrease turn-on resistance in the gate forward direction in a junction gate field effect transistor.例文帳に追加

接合ゲート型電界効果トランジスタにおいてゲート順方向立ち上がり電圧を高く、かつ、オン抵抗を低くする。 - 特許庁

To improve reliability in a semiconductor device having a field effect transistor of a source and drain structure of a shallow junction.例文帳に追加

浅接合のソースおよびドレイン構造の電界効果トランジスタを有する半導体装置の信頼性を向上させる。 - 特許庁

An extension electrode and a test pad 54 are formed being continuously connected with the gate electrode of the junction type field effect transistor.例文帳に追加

接合型電界効果トランジスタのゲート電極に連続して、拡張電極４３とテストパッド５４を形成する。 - 特許庁

To prevent peeling and breakage of a gate electrode in a manufacturing process of a Schottky junction gate type field-effect transistor.例文帳に追加

ショットキー接合ゲート型の電界効果トランジスタの製造工程でゲート電極の剥がれや折れを完全に防止する。 - 特許庁

To provide a junction field-effect transistor which is reduced in planar size, and to provide a manufacturing method therefor.例文帳に追加

平面サイズの縮小化を図ることができる、接合型電界効果トランジスタおよびその製造方法を提供する。 - 特許庁

To provide a hetero junction MIS field effect transistor capable of obtaining excellent body contact and of preferably controlling the potential of a hetero junction layer.例文帳に追加

良好なボディコンタクトを得ることが可能でかつヘテロ接合層の電位を好適に制御可能なヘテロ接合ＭＩＳ型電界効果型トランジスタを提供する。 - 特許庁

To provide a method of manufacturing a junction gate field effect transistor which suppresses the variation in p-layer impurity in a gate region and can attain proper p-n junction characteristics for the transistor.例文帳に追加

ゲート領域でのｐ層不純物のばらつきを抑制すると共に、良好なｐｎ接合特性を得る接合ゲート型電界効果トランジスタの製造方法を提供する。 - 特許庁

To simultaneously manufacture a vertical bipolar transistor and a junction field-effect transistor without production of non-etched parts, while preventing production of deficiencies in characteristics.例文帳に追加

エッチング残りが生ずることがなく、特性不良の発生を防止でき、縦型バイポ─ラトランジスタおよび接合型電界効果トランジスタを同時に製造する。 - 特許庁

It is characteristic that a part of the junction type field effect transistor and a part of the resetting transistor are made to face each other.例文帳に追加

本発明は、接合型電界効果トランジスタのゲート領域の一部と、リセット用トランジスタのゲートの一部とを互いに対向させたことを特徴とする。 - 特許庁

To form a groove gate field-effect transistor, which can effectively suppress short-channel effect, in a shallow source-drain junction, with low resistance and in easy processes.例文帳に追加

短チャネル効果を有効に抑制できる溝ゲート型電界効果トランジスタを、ソース、ドレインの接合を浅く、低抵抗に、かつ容易な工程で形成する - 特許庁

To provide a junction field-effect transistor which is excellent in high frequency characteristics at a low cost and its manufacturing method.例文帳に追加

高周波特性が優れており且つ製造コストも低い接合型電界効果トランジスタ及びその製造方法を提供する。 - 特許庁

To provide a junction field effect transistor wherein a channel area is formed uniform in thickness, and to provide its manufacturing method.例文帳に追加

チャネル領域を一定の厚さに形成することができる、接合型電界効果トランジスタおよびその製造方法を提供する。 - 特許庁

To provide a field effect transistor which is capable of keeping a junction leakage low and having a low contact resistance while source/drain junctions are kept at a shallow position.例文帳に追加

浅いソース，ドレイン接合位置を保ちつつ接合リークを低く抑えることができ、且つコンタクト抵抗も低く保つ。 - 特許庁

To provide a hetero-junction field effect transistor element wherein signal deterioration is suppressed even in a high frequency area and output is high.例文帳に追加

高い周波数領域においても信号劣化の無い高出力のヘテロ接合型電界効果トランジスタ素子を提供する。 - 特許庁

To reduce variation in a pinch-off voltage of a J-FET (Junction Field Effect Transistor), and to realize a low pinch-off voltage.例文帳に追加

Ｊ−ＦＥＴのピンチオフ電圧のばらつき低減を図ること、及び低いピンチオフ電圧の実現を図ることが課題となる。 - 特許庁

To provide a hetero junction field-effect transistor having high element breakdown strength and small series resistance in the case of an operation regarding the field-effect transistor used for an oscillator and a power amplifier operated in bands from microwaves to millimeter waves.例文帳に追加

マイクロ波からミリ波領域で動作する発振器やパワーアンプに用いる電界効果トランジスタに関し、高い素子耐圧を有し、かつ、動作時の直列抵抗の小さいヘテロ接合電界効果トランジスタを提供する。 - 特許庁