JPS6224891B2 - - Google Patents
Info
- Publication number
- JPS6224891B2 JPS6224891B2 JP51139983A JP13998376A JPS6224891B2 JP S6224891 B2 JPS6224891 B2 JP S6224891B2 JP 51139983 A JP51139983 A JP 51139983A JP 13998376 A JP13998376 A JP 13998376A JP S6224891 B2 JPS6224891 B2 JP S6224891B2
- Authority
- JP
- Japan
- Prior art keywords
- relay
- circuit
- input signal
- output
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Relay Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はリレーを用いて信号の保持を計るリレ
ーラツチ回路に関するものである。
ーラツチ回路に関するものである。
今まで用いられているラツチ回路、記憶回路
は、フリツプフロツプを用いていた。このため、
大きな雑音が入ると、誤動作を起すため、種々の
誤動作対策が必要であつた。
は、フリツプフロツプを用いていた。このため、
大きな雑音が入ると、誤動作を起すため、種々の
誤動作対策が必要であつた。
本発明は以上のような従来の欠点を除去しよう
とするものである。
とするものである。
すなわち、本発明は、リレーの動作時間以上の
パルスを入れることによつて、初めて動作し、ま
た、リレーの復帰時間以上にパルスを入れたとき
にリセツトされるリレーラツチ回路とし、大きな
ノイズに対しても誤動作することのないようにし
たところに特徴をもつものである。
パルスを入れることによつて、初めて動作し、ま
た、リレーの復帰時間以上にパルスを入れたとき
にリセツトされるリレーラツチ回路とし、大きな
ノイズに対しても誤動作することのないようにし
たところに特徴をもつものである。
以下、本発明を実施例の図面により説明する。
図面において、論理積回路１の入力Ｂはリセツ
ト入力であり、リセツトする時以外は論理“１”
状態である。論理回路２の入力Ａは、セツト入力
であり、セツトする時以外は論理“０”である。
ト入力であり、リセツトする時以外は論理“１”
状態である。論理回路２の入力Ａは、セツト入力
であり、セツトする時以外は論理“０”である。
リレー接点４，５はリレーコイル３で動作し、
また復帰するものであり、動作時間をt3、復帰時
間をt4とし、セツト入力信号Ａのパルス幅をt1、
リセツト入力信号Ｂのパルス幅をt2とする。
また復帰するものであり、動作時間をt3、復帰時
間をt4とし、セツト入力信号Ａのパルス幅をt1、
リセツト入力信号Ｂのパルス幅をt2とする。
t1t3なるセツト入力信号Ａが論理和回路２に
入力されると、その出力Ｅとリレーコイル３によ
つてリレー接点４，５はt3後に接点を閉じる。リ
レー接点４の一方は電源電圧ＶEに接続されてい
るので、リレー接点４が動作すると同時に論理積
回路１の出力Ｄは論理“１”になり、論理和回路
２の出力Ｅはセツト入力信号Ａが無くなつた状態
でも論理“１”状態を持続し、したがつてリレー
６はラツチし続け、記憶状態を保つ。
入力されると、その出力Ｅとリレーコイル３によ
つてリレー接点４，５はt3後に接点を閉じる。リ
レー接点４の一方は電源電圧ＶEに接続されてい
るので、リレー接点４が動作すると同時に論理積
回路１の出力Ｄは論理“１”になり、論理和回路
２の出力Ｅはセツト入力信号Ａが無くなつた状態
でも論理“１”状態を持続し、したがつてリレー
６はラツチし続け、記憶状態を保つ。
次にt2≧t4なるリセツト入力信号Ｂを論理積回
路１に入れると、その論理積回路１の出力Ｄは論
理“０”となり、リレー接点４，５はt4後に復帰
する。リレー接点４が復帰すると、そのリレー接
点４より入力されている論理積回路１の入力信号
Ｃは論理“０”となり、リセツト入力信号Ｂが無
くなつても出力Ｄは論理“０”である。
路１に入れると、その論理積回路１の出力Ｄは論
理“０”となり、リレー接点４，５はt4後に復帰
する。リレー接点４が復帰すると、そのリレー接
点４より入力されている論理積回路１の入力信号
Ｃは論理“０”となり、リセツト入力信号Ｂが無
くなつても出力Ｄは論理“０”である。
また、リレー接点５は、論理回路の電源電圧以
外の電圧を得たい時に使用できるようにしたもの
である。
外の電圧を得たい時に使用できるようにしたもの
である。
以上のように本発明のリレーラツチ回路は構成
されるため、リレーの動作時間、復帰時間が数ｍ
〜数十ｍsecと長いのでデユテイサイクルの長い
ノイズに対しても誤動作せず、自己帰還をかけて
いるため動作が確実となり、従来のフリツプフロ
ツプ回路のような他の記憶回路に比べて回路が簡
単でコストの点でも有利とすることができるなど
の数多くの利点をもち、工業的価値の大なるもの
である。
されるため、リレーの動作時間、復帰時間が数ｍ
〜数十ｍsecと長いのでデユテイサイクルの長い
ノイズに対しても誤動作せず、自己帰還をかけて
いるため動作が確実となり、従来のフリツプフロ
ツプ回路のような他の記憶回路に比べて回路が簡
単でコストの点でも有利とすることができるなど
の数多くの利点をもち、工業的価値の大なるもの
である。
図面は本発明のリレーラツチ回路の一実施例を
示す電気的回路図である。 １……論理積回路、２……論理和回路、３……
リレーコイル、４，５……リレー接点、６……リ
レー。
示す電気的回路図である。 １……論理積回路、２……論理和回路、３……
リレーコイル、４，５……リレー接点、６……リ
レー。
Claims (1)
- １ ２つの入力端子を有し一方の入力端子にリセ
ツト入力信号が印加される論理積回路と、この論
理積回路の出力とセツト入力信号とが印加される
論理和回路と、この論理和回路の出力により励磁
されるリレーコイルと、このリレーコイルによつ
て動作されるリレー接点と、このリレー接点を介
して上記論理積回路の他の入力端子に電圧を印加
する電源とを具備し、上記リレーのリレー動作時
間より長いセツト入力信号で上記リレーを閉成
し、上記リレーの復記時間より長いリセツト入力
信号で上記リレーを開成することを特徴とするリ
レーラツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13998376A JPS5363967A (en) | 1976-11-19 | 1976-11-19 | Relay ratch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13998376A JPS5363967A (en) | 1976-11-19 | 1976-11-19 | Relay ratch circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5363967A JPS5363967A (en) | 1978-06-07 |
| JPS6224891B2 true JPS6224891B2 (ja) | 1987-05-30 |
Family
ID=15258201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13998376A Granted JPS5363967A (en) | 1976-11-19 | 1976-11-19 | Relay ratch circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5363967A (ja) |
-
1976
- 1976-11-19 JP JP13998376A patent/JPS5363967A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5363967A (en) | 1978-06-07 |
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