「simulation verification」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

HARDWARE VERIFICATION PROGRAMMING LANGUAGE MODEL GENERATION APPARATUS, HARDWARE VERIFICATION PROGRAMMING LANGUAGE MODEL GENERATION METHOD, COMPUTER SYSTEM, HARDWARE SIMULATION METHOD, CONTROL PROGRAM, AND READABLE STORAGE MEDIUM例文帳に追加

ハードウェア検証用プログラミング言語モデル生成装置、ハードウェア検証用プログラミング言語モデル生成方法、コンピュータシステム、ハードウェアシミュレーション方法、制御プログラムおよび可読記憶媒体 - 特許庁

An execution result comparison part 7 compares the simulation result history 10 with the real machine verification result history 12, and report-outputs the acquired difference as a matching verification result 13.例文帳に追加

実行結果比較部７はシミュレーション結果履歴１０と実機検証結果履歴１２とを比較処理し、得られた差異を一致検証結果１３としてレポート出力する。 - 特許庁

Evaluation results of the simulation test verification step 104 and the analysis verification step 110 are combined and re-evaluated to verify the measurement accuracy of the ultrasonic flowmeter on the safe side in a double verification step 111.例文帳に追加

最後に、二重検証ステップ１１１では、模擬試験検証ステップ１０４と解析検証ステップ１１０のそれぞれで評価結果を合わせて再評価し、超音波流量計の計測精度を安全側に検証する。 - 特許庁

A simulator 10 has a simulation execution part 12 which executes a program of verification object, a trace data recording part 13 which records its result, and a simulation reproducing part 15.例文帳に追加

シミュレータ１０は、検証対象のプログラムを実行するシミュレーション実行部１２と、その結果を記録するトレースデータ記録部１３と、シミュレーション再現部１５とを有する。 - 特許庁

Since J1 to J4 respectively show (0, 1, 0, 1) in the first simulation, the verification support device sets J1 to J4 at (1, 0, 0, 1), respectively, in a second simulation.例文帳に追加

１回目のシミュレーションではＪ１〜Ｊ４がそれぞれ（０，１，０，１）であるため、２回目のシミュレーションでは、検証支援装置がＪ１〜Ｊ４をそれぞれ（１，０，０，１）に設定する。 - 特許庁

To provide an accelerating method for logic verification capable of avoiding the repetition of unwanted simulation without manually preparing a simulation vector or software again.例文帳に追加

人手によるシミュレーションベクトルの作直しやソフトウェアの作直しを必要とせずに、不要なシミュレーションの繰返しを避けることが可能な論理検証の高速化手法を提供する。 - 特許庁

To provide a logic simulation system capable of easily confirming the normality of the simulated result and shortening time for verification by reducing time for re-executing a simulation.例文帳に追加

シミュレーション結果の正当性を容易に確認可能とし、シミュレーション再実行の時間を減らして検証時間を短縮可能な論理シミュレーションシステムを提供する。 - 特許庁

A verification apparatus for the logic system described in a hardware description language records information about the state of execution of a dynamic simulation about the logic system, while performing simulation.例文帳に追加

ハードウエア記述言語で記述された論理システムの検証装置は、論理システムについて動的シミュレーションを実行しながら、その実行状態に関する情報を記録する。 - 特許庁

To provide a highly-precise logical simulation device and to reduce a verification period in logical simulation by taking into consideration the simulation execution sequence of sequence circuits whose output signal is a clock signal.例文帳に追加

論理シミュレーションにおいて順序回路の出力信号がクロックである順序回路のシミュレーション実行順序を考慮することによる高精度論理シミュレーション装置の提供と検証期間削減を実現する。 - 特許庁

To provide a logic simulation device for semiconductor integrated circuit capable of performing a simulation with a high verification ratio by facilitating the preparation of test patterns rich in variation and facilitating the confirmation of a logic simulation result.例文帳に追加

バリエーションに富むテストパターン作成を容易化するとともに、論理シミュレーション結果の確認をも容易化して、検証率の高いシミュレーションを行うことが可能な半導体集積回路の論理シミュレーション装置を得る。 - 特許庁

To provide a technology for constant and high-precision performance of a simulation for an operation verification of a designed electronic circuit.例文帳に追加

設計された電子回路の動作検証用のシミュレーションを常に高精度に行うための技術を提供する。 - 特許庁

To inexpensively perform operation verification of a test program at high speed in offline simulation environment of a test device.例文帳に追加

試験装置のオフライン・シュミレーション環境において、テストプログラムの動作検証をより高速かつ低コストで実現する。 - 特許庁

To provide a logic simulation method which performs timing verification while taking jitters of a PLL block into account and its logic simulator.例文帳に追加

PLLブロックのジッタを考慮したタイミング検証を行う論理シミュレーション方法及びその論理シミュレータを提供する。 - 特許庁

To inexpensively perform operation verification of a test program at higher speed at low cost in offline simulation environment of a testing device.例文帳に追加

試験装置のオフライン・シュミレーション環境において、テストプログラムの動作検証をより高速かつ低コストで実現する。 - 特許庁

To provide a method and a device for supporting the verification of a logic circuit function capable of omitting simulation properly when simulating a plurality of test patterns, to enhance efficiency for function verification.例文帳に追加

複数のテストパターンをシミュレーションする際に適切にシミュレーションを省略して、機能検証の効率を上げれる論理回路機能検証支援方法及び装置を提供する。 - 特許庁

When the verification pattern is given to a different logic circuit of verification object, this device can be used without change of the transfer pattern generation device only by changing the circuit operation simulation device.例文帳に追加

異なる検証対象論理回路に対して検証パターンを与える時には、回路動作摸擬装置のみを変更し、転送パターン発生装置は変更なく利用することが可能になる。 - 特許庁

To provide a timing verification device which accurately performs timing verification even in the case that the delay time of signals in an actual device is different from the delay time in logical simulation.例文帳に追加

実デバイスにおける信号の遅延時間が論理シミュレーションにおける遅延時間と異なる場合でも、タイミング検証を正確に行なうことが可能なタイミング検証装置を提供すること。 - 特許庁

To provide an LSI design verification apparatus and an LSI design verification method that can verify whether results of an operation simulation in an upstream design phase and results of an RTL simulation in a downstream design phase match in an intermediate stage of the RTL simulation or in an LSI circuit to be verified.例文帳に追加

設計上位の動作シミュレーションの結果と設計下位のＲＴＬシミュレーションの結果とが、ＲＴＬシミュレーションの途中の段階において、又は検証対象となるＬＳＩの回路内部において整合しているかどうかを検証し得るＬＳＩ設計検証装置及びＬＳＩ設計検証方法を提供することにある。 - 特許庁

To unitarily and efficiently prepare data for simulation while using a circuit diagram for verification based on a net list without depending on a tool.例文帳に追加

ツールに依存せず、ネットリストベースの検証用回路図を用いて一元的、かつ、効率的にシミュレーション用データを作成する。 - 特許庁

To materialize occurrence of a parity error in time of simulation without increasing a resource inside a processor to facilitate verification of operation.例文帳に追加

シミュレーション時のパリティエラーの発生をプロセッサ内のリソースを増やすことなく実現し、動作の検証を行うことを容易にする。 - 特許庁

To shorten the execution time of logic simulation and the generation time of a verification pattern without providing virtual terminals nor internal nodes, etc.例文帳に追加

仮想端子や内部ノードなどを設けることなく、論理シミュレーションの実行時間や検証パタンの作成時間を短縮する。 - 特許庁

LOGIC SIMULATION DEVICE, ACCELERATING METHOD FOR LOGIC VERIFICATION TO BE USED FOR THE SAME AND STORAGE MEDIUM RECORDING CONTROL PROGRAM THEREFOR例文帳に追加

論理シミュレーション装置及びそれに用いる論理検証の高速化手法並びにその制御プログラムを記録した記録媒体 - 特許庁

This verification device or the like for a logic system described by a hardware description language has: a test bench production means executing the dynamic simulation; a static verification means executing static verification; and an error part specification means specifying an error part from results of the dynamic simulation and the static verification.例文帳に追加

ハードウェア記述言語により記述された論理システムの検証装置であって、動的シミュレーションを実行するテストベンチ作成手段と、静的検証を実行する静的検証手段と、前記動的シミュレーションと前記静的検証の結果から、エラー箇所を特定するエラー箇所特定手段を具備することを特徴とする論理システムの検証装置等、を提供する。 - 特許庁

After circuit diagrams of a verification object were inputted and a verification pattern including all power-down modes was inputted, a logic simulation to the whole circuit diagrams is implemented and a file as a result of the logic verification is created and stored (S101-S103).例文帳に追加

検証対象の回路図を入力し、全てのパワーダウンモードを包含した検証用パターンを入力した後、全回路図への論理シミュレーションを実行し、その論理検証の結果のファイルの作成・格納を行う（Ｓ１０１〜Ｓ１０３）。 - 特許庁

In a processing (ST3), according to a test pattern 33 for verification and the event 34, simulation to the virtual scan chain is executed.例文帳に追加

処理（ＳＴ３）では、検証用のテストパターン３３及び事象３４に従って、仮想スキャンチェーンに対するシミュレーションを実行する。 - 特許庁

To provide a layout verification device capable of efficiently carrying out circuit simulation while maintaining the reliability of an analysis result.例文帳に追加

解析結果の信頼性を維持したまま、回路シミュレーションを効率的に実行することができるレイアウト検証装置を提供する。 - 特許庁

To realize high speed and accurate overall and systematic operation verification simulation by preventing malfunction and quickly acquiring processing results.例文帳に追加

誤動作を阻止し、かつ、処理結果を迅速に得るようにして、高速かつ確実な全体・総合的な動作検証シミュレーションを可能にする。 - 特許庁

A channel for simulating an actual apparatus and an actual ultrasonic flowmeter are used to perform verification by a simulation test in steps 102-104.例文帳に追加

ステップ１０２〜１０４で実機を模擬した流路及び実際の超音波流量計を利用した模擬試験による検証を行う。 - 特許庁

To reduce time required to execute simulation for connection verification following insertion of a BIST circuit in a semiconductor integrated circuit.例文帳に追加

半導体集積回路にＢＩＳＴ回路を挿入した後の接続検証のためのシミュレーション実行の所要時間を短縮する。 - 特許庁

A logic design verification system for a semiconductor integrated circuit comprises a lint check result conversion part 11 and simulation execution parts 12 and 13.例文帳に追加

半導体集積回路の論理設計検証システムは、リントチェック結果変換部１１と、シミュレーション実行部１２、１３とを具備する。 - 特許庁

Then, it reads a result of the operation level simulation and an internal state in each optional verification period and separately stores them in a storage device 300.例文帳に追加

そして、任意の検証期間毎に動作レベルシミュレーションの結果と内部状態とを読み出し、記憶装置300に分けて記憶させる。 - 特許庁

To perform high-accuracy circuit operation verification even on a fined LSI by performing the verification through circuit simulation taking the deviation of a characteristic length after correcting dimensions in a chip into consideration.例文帳に追加

チップ内の寸法補正後の特性長の偏りを考慮した回路シミュレーションによる動作検証を行うことにより、微細化が進んだＬＳＩについても精度の高い回路動作検証を行うこと。 - 特許庁

To provide a simulation device capable of performing performance verification retaining a possible abstraction degree of cache analysis on a single verification platform without requiring an ISS (instruction set simulator).例文帳に追加

キャッシュ解析の可能な抽象度を保った性能検証を、ＩＳＳ（命令セットシミュレータ）を必要とせずに、単一の検証プラットフォームにより高速に行うことが可能なシミュレーション装置を提供する。 - 特許庁

Design verification (circuit verification, simulation verification, layout verification) period can be shortened, that is required for estimating the failure part of the operation failure by the power supply drop in the semiconductor integrated circuit, processing period by FIB processing can be shortened, and analysis period can be significantly shortened.例文帳に追加

これにより半導体集積回路の電源ドロップによる動作不良の不具合箇所を推測するための、設計検証（回路検証、シミュレーション検証、レイアウト検証）時間が短縮でき、ＦＩＢ加工による加工時間の短縮も図ることが可能となり、解析時間の大幅な短縮が図れる。 - 特許庁

To allow even a person not having knowledge related to a preparation method for function verification description to prepare the function verification description regardless of a language used for the preparation of the function verification description or a design of a finite state machine when preparing the function verification description for verifying a simulation result of the finite state machine.例文帳に追加

有限状態マシンのシミュレーション結果を検証するための機能検証記述を作成するにあたり、有限状態マシンの設計や機能検証記述の作成に使用する言語に係わらず、機能検証記述の作成方法に関する知識が無い者であっても、機能検証記述を作成できるようにする。 - 特許庁

A verification support device sets J1 and J2 in a CDC jitter group at a logical value different from a logical value at the time of a first simulation result when the first simulation result is inconsistent with an expectation value.例文帳に追加

検証支援装置は、１回目のシミュレーション結果と期待値が不一致の場合、ＣＤＣジッタ群のうちのＪ１とＪ２を１回目のシミュレーション結果時の論理値と異なる論理値に設定する。 - 特許庁

To execute simulation by generating an integrated test pattern by merging plural test patterns for verification at the time of simulation.例文帳に追加

複数の検証用テストパタンをシミュレーション時にマージして、一体化したテストパタンを生成し、シミュレーションを実施することのできる回路検証用シミュレーション装置及び回路検証用シミュレーション方法を提供する。 - 特許庁

To provide a lithography simulation method capable of accurately verifying a transcription pattern even though a calculating area of the lithography simulation is narrowed to achieve a good balance between a reduction of calculation time and an accuracy of the pattern verification, and to provide a program for making a computer execute the method.例文帳に追加

リソグラフィ・シミュレーションの計算領域を狭くしても転写パターンを正確に検証することができ、計算時間の短縮とパターン検証の正確性との両立をはかる。 - 特許庁

The verification device used as an operation model during logic simulation for verifying a logic circuit in LSI development is comprised of a means for automatically generating a operation parameter required for generating simulation patterns, and a means for a person in charge of the verification to set the operation parameter, and dynamically switches these means during the simulation.例文帳に追加

ＬＳＩ開発における論理回路を検証するための論理シミュレーションで用いられる動作モデルとなる検証装置に、シミュレーションパターン発生に必要となる動作パラメータを自動生成する手段と動作パラメータを検証担当者が設定する手段の２つを備え、また、その手段をシミュレーション中に動的に切り替えれるようにする。 - 特許庁

The logic verification system comprises a logic simulation execution part for executing a logic simulation, a coverage information acquisition part for acquiring coverage information from the logic simulation execution part, a coverage information analysis part for analyzing the acquired coverage information, and a control part for controlling the operation of the logic simulation execution part.例文帳に追加

論理シミュレーションを実行する論理シミュレーション実行部と、前記カバレッジ情報を前記論理シミュレーション実行部から取得するカバレッジ情報取得部と、取得した前記カバレッジ情報を解析するカバレッジ情報解析部と、前記論理シミュレーション実行部の動作の制御を行う制御部とを備える。 - 特許庁

As a result, the verification considering the influence due to substrate such as the case of etching grade which is not considered in the conventional optical simulation can be obtained.例文帳に追加

従来の光学シミュレーションでは考慮していなかったエッチングレート等のような下地による影響を考慮して検証が可能になる。 - 特許庁

Then, logical simulation being a dynamic verification tool is executed, and variables or conditional expressions activated by a test pattern are stored in a storage part 120.例文帳に追加

次に、動的検証ツールである論理シミュレーションを実行し、テストパターンにより活性化した変数や条件式を記憶部１２０に格納する。 - 特許庁

To solve the problem wherein verification indices (C0/C1/C2) for software programs are insufficient as verification completion indices of logical simulation for hardware description language programs having a feature of concurrent operation of a plurality of components.例文帳に追加

複数の部品が同時に動作し合う特徴を有するハードウェア記述言語プログラムの論理シミュレーションの検証完了指標として、ソフトウェアプログラムの検証指標（Ｃ０／Ｃ１／Ｃ２）だけでは不十分である。 - 特許庁

To provide a fault verification system for logic circuit which can perform fault verification at a function description level before logic composition by performing logic simulation at the function description level and analyzing a function description file.例文帳に追加

機能記述レベルでの論理シミュレーションを行うと共に、機能記述ファイルを解析し、論理合成を行う前の機能記述レベルでの故障検証が可能な論理回路の故障検証システムを提供する。 - 特許庁

The verification simulator includes a storing part which stores information of a model in which operation of a device is described, and a simulation processing part which performs simulation processing of a verifying object device based on the model and test input information.例文帳に追加

検証シミュレータは、デバイスの動作が記述されたモデルの情報を記憶する記憶部と、モデルとテスト入力情報に基づき検証対象デバイスのシミュレーション処理を行うシミュレーション処理部を含む。 - 特許庁