「ESD protection」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

The area occupied by the protection diode group on the chip can be reduced while maintaining the ESD capacity equal to a conventional one by making the total joined area average the same as that of a conventional structure.例文帳に追加

合計接合面積平均を従来構造の接合面積平均と同等にすることで、従来と同等のＥＳＤ耐量を維持してチップ上での保護ダイオード群の占有面積を低減できる。 - 特許庁

Further, the bypass line 201 is arranged such that an ESD protection element 205 on the power supply line 109 of the semiconductor element is interposed between a first part 201a and a second part 201b of the bypass line.例文帳に追加

さらに、バイパス配線２０１は、第１の部分２０１ａと第２の部分２０１ｂとによって半導体素子の電源配線１０９上のＥＳＤ保護素子２０５を挟んで配置される。 - 特許庁

In an inverter 13 to be the last output stage of a transmitter 6, two diodes 17, 18, diodes 19, 20 are connected to transistors 15, 16 constituting the inverter, respectively as elements for ESD protection.例文帳に追加

トランスミッタ６の最終出力段となるインバータ１３は、インバータを構成するトランジスタ１５，１６にＥＳＤ保護用素子として２つのダイオード１７，１８、ダイオード１９，２０がそれぞれ接続されている。 - 特許庁

The first protection circuit block 15 has an ESD protection circuit connected between one of a first high-voltage power supply line 111 and a first low-voltage power supply line 112 and one of a third high-voltage power supply line 115 and a third low-voltage power supply line 116.例文帳に追加

第１の保護回路ブロック１５は、第１の高電圧電源線１１１及び第１の低電圧電源線１１２の一方と、第３の高電圧電源線１１５及び第３の低電圧電源線１１６の一方との間に接続されたＥＳＤ保護回路を有している。 - 特許庁

The second protection circuit block 16 has an ESD protection circuit connected between one of a second high-voltage power supply line 113 and a second low-voltage power supply line 114 and one of the third high-voltage power supply line 115 and the third low-voltage power supply line 116.例文帳に追加

第２の保護回路ブロック１６は、第２の高電圧電源線１１３及び第２の低電圧電源線１１４の一方と、第３の高電圧電源線１１５及び第３の低電圧電源線１１６の一方との間に接続されたＥＳＤ保護回路を有している。 - 特許庁

To adjust a breakdown voltage of an ESD protection device formed by the same process with an internal element without changing a basic performance of the internal element at a final stage of an LSI manufacturing step also.例文帳に追加

ＬＳＩ製造工程の最終段階においても、内部素子の基本性能を変えることなく、内部素子と同一プロセスで形成されたＥＳＤ保護素子のブレークダウン電圧を調整可能とすることを目的とする。 - 特許庁

An ESD protection device comprises a ceramic multilayer substrate 12 in which insulation layers 12a-12d are laminated, an external electrode 16, at least one of an in-plane connection conductor 14 or an interlayer connection conductor 13, and a mixed part 18.例文帳に追加

絶縁層１２ａ〜１２ｄが積層されたセラミック多層基板１２と、外部電極１６と、面内接続導体１４又は層間接続導体１３の少なくとも一方と、混合部１８とを備える。 - 特許庁

By constituting the input/output buffer 13 from the high withstand-voltage elements, the input/output buffer 13 can be protected from element breakage due to an abnormal voltage such as ESD without providing an overvoltage protection element.例文帳に追加

入出力バッファ１３を高耐圧素子で構成することにより、過電圧保護素子などを設けることなく、入出力バッファ１３をＥＳＤなどの異常電圧による素子破壊などから保護することができる。 - 特許庁

An n region 7 and an n^+ region 8 constituting a cathode region of a protection diode 17 are formed on the bottom of a loop-like trench 19, so as to reduce dynamic resistance and enhance ESD resistance.例文帳に追加

保護ダイオード１７のカソード領域を構成するｎ領域７とｎ^+ 領域８をループ状のトレンチ１９の底部に形成することで、動作抵抗を低減できて、ＥＳＤ耐量を高くすることができる。 - 特許庁

To provide a semiconductor integrated circuit capable of simultaneously achieving reduction in the resistance value of a path in which an output signal is output and the certainty of the trigger of an ESD protection element, having a low output capacitance.例文帳に追加

低い出力キャパシタンスを有しながら、出力信号が出力される経路の抵抗値の低減とＥＳＤ保護素子のトリガの確実性とを同時に実現できる半導体集積回路を提供する。 - 特許庁

When an abnormal voltage such as the ESD surge is applied to an input pad 1, an NMOS 12A1 for gate protection diode-connected between a node N11 and a node N12 breaks down first, and the potential at the node N12 rises.例文帳に追加

入力パッド１にＥＳＤサージ等の異常電圧が印加されると、ノードＮ１１とノードＮ１２の間にダイオード接続されたゲート保護用のＮＭＯＳ１２Ａ１が先にブレークダウンし、ノードＮ１２の電位が上昇する。 - 特許庁

The substrate with a built-in electronic component 1, in addition to at least one electronic component element built in, has an ESD protection element fitted, which 2 is structured of a cavity part formed inside the substrate with a built-in electronic component, and a pair of discharge electrodes formed in opposition in the cavity part; and the ESD protection element 2 is to be integrally formed with the electronic component element.例文帳に追加

電子部品内蔵基板１は内部に少なくとも１つの電子部品素子を内蔵した電子部品内蔵基板１の内部に、更にＥＳＤ保護素子を設け、そのＥＳＤ保護素子２を、少なくとも、その電子部品内蔵基板の内部に形成された空洞部と、空洞部内において対向して形成された一対の放電電極とで構成し、かつ、ＥＳＤ保護素子２を、電子部品素子と一体的に形成するようにした。 - 特許庁

Further, an ESD control pad CPD_EC, a protection circuit ESDP1 connected thereto, and a control circuit CTL which drives the MPE1 and MNE1 into ON states when the CPD_EC is fixed at a ground voltage VSS are formed.例文帳に追加

更に、ＥＳＤ制御パッドＣＰＤ＿ＥＣと、これに接続される保護回路ＥＳＤＰ１と、ＣＰＤ＿ＥＣを接地電圧ＶＳＳに固定した場合にＭＰＥ１およびＭＮＥ１をオンに駆動する制御回路ＣＴＬを形成する。 - 特許庁

The ESD protection circuit includes an inverter INV, which responds to a voltage of the enable external terminal, and a clamping element Qn1_HV conductive between the power-supply voltage feed terminal HI_Pad and the ground-voltage feed terminal LOW_Pad, in response to an output signal of the INV.例文帳に追加

ＥＳＤ保護回路は、イネーブル外部端子の電圧に応答するインバータＩＮＶと、ＩＮＶの出力信号に応答して端子ＨＩ＿Ｐａｄ、ＬＯＷ＿Ｐａｄの間で導通するクランプ素子Ｑｎ１＿ＨＶとを含む。 - 特許庁

Diodes 17 and 18 for ESD protection are connected between a node N1 provided in the middle of a feedback resistance 16 connected between an output terminal 13 and an input terminal 11 of an amplifier 12 and power supply terminals 14 and 15.例文帳に追加

増幅器１２の出力端子１３と入力端子１１の間に接続された帰還抵抗１６の中間に設けられたノードＮ１と、電源端子１４，１５との間に、それぞれＥＳＤ保護用のダイオード１７，１８を接続する。 - 特許庁

To provide a semiconductor verification apparatus for performing EDS(Electrical Static Discharge) verification by extracting graphic information related to power supply wiring as the connection of parasitic elements or the connection of a parasitic element network and an ESD protection circuit network.例文帳に追加

本発明は、寄生素子同士あるいは寄生素子網とＥＳＤ保護回路網との接続である電源配線に係る図形情報を抽出して、ＥＳＤ検証できる半導体検証装置を提供することを目的とする。 - 特許庁

Formed is, just under the silicide block 51a of an HV ESD protection device 1A, a diffusion layer resistance region 29a of the same junction depth as those of LDD diffusion layers 26a and 27a for forming an extension region.例文帳に追加

たとえば、ＨＶ用のＥＳＤ保護素子１Ａのシリサイドブロック５１ａの直下には、エクステンション領域を形成するためのＬＤＤ拡散層２６ａ，２７ａと同じ接合深さの拡散層抵抗領域２９ａが形成されている。 - 特許庁

The composite electronic component 100 includes first and second magnetic substrates 11a and 11b, and a functional layer 12 sandwiched between these magnetic substrates, and the functional layer 12 is configured of a common-mode filter layer 12a and an (ESD) protection element layer 12b.例文帳に追加

複合電子部品１００は、第１及び第２の磁性基体１１ａ、１１ｂと、それらの間に挟まれた機能層１２とを備え、機能層１２はコモンモードフィルタ層１２ａと静電気対策素子層１２ｂによって構成されている。 - 特許庁

To include an impurity diffusion region having a low impurity concentration and a deep junction depth immediately below a contact in an ESD protection element, and to prevent contact penetration in an MOS transistor due to static electricity without increasing a formation area in an MOS transistor.例文帳に追加

静電保護素子においてはコンタクト直下に不純物濃度が低く接合が深い不純物拡散領域を備え、ＭＯＳトランジスタにおいては形成面積を増大させずに静電気によるコンタクト突抜けを防止する。 - 特許庁

As both electrical source line 1 (L1) and that 2 (L3) are switched on, an n-channel transistor 3 serving as an ESD protection element is fixed in an off state by an inverter circuit 2 (5) and that 1 (4) at the time of a normal operation.例文帳に追加

ＥＳＤ保護素子であるＮチャネルトランジスタ３は、通常動作時には、電源ライン１（Ｌ１）および電源ライン２（Ｌ３）ともに電圧が投入されているので、インバータ回路２（５）およびインバータ回路１（４）によりオフに固定されている。 - 特許庁

In the ceramic member for the ESD protection containing a sintering composition formed from a base material and a resistivity regulator, the base material contains a primary component and a secondary component, and the primary component contains Al_2O_3 and the secondary component contains a tetragonal ZrO_2.例文帳に追加

基材と抵抗率調節剤から形成される焼結組成物を含むＥＳＤ保護用セラミック部材であり、該基材は一次成分と二次成分を含み、一次成分はＡｌ_2Ｏ_3を含み、二次成分は正方晶ＺｒＯ_2を含む。 - 特許庁

To achieve a diode protection circuit capable of preventing breakdown of a diode provided to a semiconductor integrated circuit as countermeasures for ESD generated at a terminal provided to the semiconductor integrated circuit, and to provide an LNB, and an antenna system.例文帳に追加

半導体集積回路に設けられた端子に発生するＥＳＤへの対策を施すために同半導体集積回路に設けられた、ダイオードが破壊されることを防止する、ダイオード保護回路、ＬＮＢ、およびアンテナシステムを実現する。 - 特許庁

The ESD protection circuit 8 of the configuration efficiently protects a circuit to be protected by absorbing current noise, when the circuit to be protected is operated by the transistor 12, including the DMOS to prevent malfunctions due to latchup of the current noise and operating the IGBT (the transistor 13) of high-current absorption capacity by the thyristor effect with respect to a larger current during ESD.例文帳に追加

この構成のＥＳＤ保護回路８は、被保護回路動作時の電流ノイズに対しては、ＤＭＯＳからなるトランジスタ１２によって該電流ノイズを吸収させて、ラッチアップによる誤動作を防止し、より大きなＥＳＤ時の電流に対してはサイリスタ効果により電流吸収能力の高いＩＧＢＴ（トランジスタ１３）を並列動作させることで効率よく、被保護回路を保護する。 - 特許庁

A semiconductor device includes a VDD pad 1, a signal output pad 2, a GND pad 3, a high potential power line 4, a signal line 5, a low potential power line 6, main ESD protection elements 11 and 12, a PMOS transistor P5 and an output circuit 7.例文帳に追加

半導体装置が、ＶＤＤパッド１と、信号出力パッド２と、ＧＮＤパッド３と、高電位電源線４と、信号線５と、低電位電源線６と、メインＥＳＤ保護素子１１、１２と、ＰＭＯＳトランジスタＰ５と、出力回路７とを備えている。 - 特許庁

Specially, the protection circuit comprises at least one clamp coupled to one power domain, which conducts current during an ESD event to provide extra current in the interface line between the two different power domains.例文帳に追加

特に、保護回路は１つの電力領域に結合された少なくとも１つのクランプを含み、同クランプはＥＳＤ事象の発生中に電流を伝導して、２つの異なった電力領域間のインターフェース回線に余分な電流を提供する。 - 特許庁

The fingerprint detector having a smooth sensor surface for contact with a fingerprint includes capacitive sensor plates defining an array of sensor cells below the sensor surface and tungsten ESD protection grid lines surrounding each sensor cell.例文帳に追加

指紋と接触するための滑らかなセンサー表面を具備する指紋検知器は、該センサー表面下側のセンサーセルからなるアレイを画定している容量性センサープレート、及び各センサーセルを取囲んでいるタングステンＥＳＤ保護グリッドラインを有している。 - 特許庁

This fingerprint detector having a smooth sensing surface brought into contact with a fingerprint has capacitive sensor plates defining an array of sensor cells below the sensing surface and tungsten ESD protection grid lines surrounding each sensor cell.例文帳に追加

指紋と接触する滑らかな検知表面を具備する指紋検知器が、該検知表面の下側にセンサーセルからなるアレイを画定する容量センサープレートを有しており、且つ各センサーセルを取囲むタングステンＥＳＤ保護グリッドラインを有している。 - 特許庁

The light emitting diode package 100 includes a base 60, a light emitting diode 20 mounted in a depressed portion of the base 60, and a driving chip 10 to drive the light emitting diode 20 and an ESD protection element 30 which are mounted inside the base 60.例文帳に追加

発光ダイオードパッケージ１００は、ベース６０と、ベース６０の陥没した部分に実装された発光ダイオード２０と、ベース６０の内部に実装され、発光ダイオード２０を駆動する駆動チップ１０、及びＥＳＤ保護素子３０とを含む。 - 特許庁

The semiconductor device comprises a p-type semiconductor layer 17 which is formed adjacent to an n-type drain layer 15 so as to be electrically short-circuited with the drain layer 15 by a drain electrode 20, and which functions as a part of an ESD protection element upon electrostatic discharge.例文帳に追加

ｎ型ドレイン層１５に隣接し且つドレイン電極２０によりドレイン層１５と電気的に短絡されるように形成され静電放電時にＥＳＤ保護素子の一部として機能するｐ型の半導体層１７が形成される。 - 特許庁

To provide a semiconductor device which is structured such as not to transmit static pulses to an internal circuit element, while pulling the rate of the static pulses as much as possible, or transmit fast and large static pulses to the internal circuit element after changing the static pulses to slow and small signals by forming an NMOS transistor for ESD protection in a small occupied area, and exerting full ESD protective function.例文帳に追加

小さな占有面積でＥＳＤ保護用のＮ型ＭＯＳトランジスタを形成し、できる限り多くの割合の静電気パルスを引き込みつつ内部回路素子には伝播させない、あるいは早く大きな静電気パルスを遅く小さな信号に変化させてから内部回路素子へ伝えるようにした、十分なＥＳＤ保護機能を果たせるＥＳＤ保護素子を有する半導体装置を得る。 - 特許庁

To provide a small area SCR-type ESD protection circuit device of a semiconductor integrated circuit having an MOSFET as a trigger circuit and having a small leakage current at the time of normal circuit operation, with an existing technology.例文帳に追加

本発明は、ＭＯＳＦＥＴをトリガ回路として備えた、半導体集積回路におけるＳＣＲ型のＥＳＤ保護回路装置において、通常回路動作時のリーク電流が小さいＥＳＤ保護回路装置を、既存の技術により小面積で実現できるようにする。 - 特許庁

A structure (100) for controlling the ESD protection means of an electronic device (140) from the outside comprises a shunt circuit (130) connected to the electronic device, an outside contact (150) connected to the shunt circuit, and a power source connected to the current divider.例文帳に追加

電子装置（１４０）のＥＳＤ保護手段を外部から制御するための制御構造（１００）には、前記電子装置に結合された分流器（１３０）と、前記分流器に結合された外部接点（１５０）と、前記分流器に結合された電源とを備える。 - 特許庁

To provide a semiconductor device capable of being manufactured with ease, and further enhancing the density compared with a conventional art while ensuring desired characteristics, in a semiconductor device having an LDMOS transistor and an ESD protection element, and to provide a method of manufacturing the same.例文帳に追加

ＬＤＭＯＳトランジスタとＥＳＤ保護素子とを有する半導体装置において、製造工程が簡単であるとともに、所望の特性を確保しつつ従来に比べてより一層の高密度化が可能な半導体装置及びその製造方法を提供する。 - 特許庁

An NMOS 9 diode-connected between a power supply terminal 1 and a ground terminal 2 in a reverse direction is provided as a protection element, and a bandwidth preventing filter 10 for preventing a frequency component of the ESD current from passing is provided between the power supply terminal 1 and an internal circuit 4.例文帳に追加

電源端子１と接地端子２の間に逆方向にダイオード接続されたＮＭＯＳ９を保護素子として設けると共に、この電源端子１と内部回路４の間に、ＥＳＤ電流の周波数成分の通過を阻止する帯域阻止型のフィルタ１０を設ける。 - 特許庁

The chip structure for a multiply integrated circuit is provided with chip-to-chip interface circuits for selective connection of internal circuits in an integrated circuit for testing an interface circuit having the ESD protection circuit and the input/output circuit for establishing communication with an external testing system during a test and a burn-in process.例文帳に追加

多重集積回路チップ構造は、テストおよびバーン・イン手順中に外部テスト・システムと通信するためのＥＳＤ保護回路および入出力回路を有するインターフェース回路をテストするため集積回路の内部回路を選択的に接続するチップ間インターフェース回路を有する。 - 特許庁

An ESD protection circuit includes: a PNPN junction in which a P-side of one end is connected to a terminal and an N-side of another end is connected to ground; and a PMOS transistor in which a source and a gate are connected to an N-side of a PN junction having a P-side connected to ground and a drain is connected to the terminal.例文帳に追加

ＥＳＤ保護回路は、端子に一端のＰ側が接続されグラウンドに他端のＮ側が接続されるＰＮＰＮ接合と、グラウンドにＰ側が接続されるＰＮ接合のＮ側にソース及びゲートが接続され、前記の端子にドレインが接続されるＰＭＯＳトランジスタとを含む。 - 特許庁

The ESD protection element has an n-type well region 19 superposed on the formation position of a contact hole 15a below an n-type drain region 15, and the MOS transistor has an n-type low concentration impurity region 17 superposed on the formation position of a contact hole 7a below an n-type drain region 7.例文帳に追加

静電保護素子はＮ型ドレイン領域１５の下にコンタクトホール１５ａの形成位置に重畳してＮ型ウェル領域１９を備え、ＭＯＳトランジスタはＮ型ドレイン領域７の下にコンタクトホール７ａの形成位置に重畳してＮ型低濃度不純物領域１７を備えている。 - 特許庁

To provide a protection circuit that protects a semiconductor integrated circuit from the eddy current noise of an ESD and eddy current noise in a latch-up test and can enhance the degree of flexibility in the arrangement of wiring from a power terminal to a protective element, and to prevent a chip area from increasing.例文帳に追加

半導体集積回路をＥＳＤの過電流ノイズ及びラッチアップ試験の過電流ノイズから保護する保護回路であって、電源端子から保護素子への配線の配置の自由度を高めることができ、チップ面積の増大とはならない、保護回路を提供する。 - 特許庁

To obtain a semiconductor device, capable of uniformly operating all over an ESD protection MOS transistor, even when interconnections introduced to the transistor with the use of multilayer interconnections including a high-melting point metal are interoduced from a channel width direction and a perpendicular direction of the transistor.例文帳に追加

高融点金属を含む多層配線を使用してトランジスタに導入される配線がトランジスタのチャネル幅方向と垂直の方向から導入される場合においても、ＥＳＤ保護用のＭＯＳトランジスタの全体で均一に動作させることのできる半導体装置を得る。 - 特許庁

The ESD protection element includes: a bipolar transistor having a collector diffusion layer 7 connected with a first terminal (Pad), and an emitter terminal; and current control resistors 11 provided on a plurality of current paths from a second terminal (GND) to the collector diffusion layer 7 through an emitter diffusion layer 4, respectively.例文帳に追加

バイポーラトランジスタは、第１端子（Ｐａｄ）に接続されるコレクタ拡散層７とエミッタ端子とを備えるバイポーラトランジスタと、第２端子（ＧＮＤ）からエミッタ拡散層４を介してコレクタ拡散層７に至る複数の電流経路上のそれぞれに設けられた電流制御抵抗１１とを具備する。 - 特許庁

To provide an electrostatic discharge (ESD) protection element with a simple configuration which can be manufactured as a thick-film element on a substrate, can have lower electrostatic capacity, has superior mechanical strength and heat radiation characteristics, has less influence due to shock, and can contribute to reduction in thickness and weight, and to provide a manufacturing method therefor.例文帳に追加

簡単な構成で、基板上の厚膜素子として製造することができ、より低静電容量化が可能であり、機械的強度及び放熱特性が良好で、衝撃における影響が小さく、薄型・軽量化にも寄与する静電気保護素子とその製造方法を提供する。 - 特許庁

An integrated circuit comprises: a first external terminal connected to an external power supply; a second external terminal; a grounded third external terminal; an output transistor; an ESD protection circuit; a diode; a power-supply circuit; an internal circuit; a current source circuit; and a driving circuit.例文帳に追加

実施形態によれば、集積回路は、外部電源と接続される第１の外部端子と、第２の外部端子と、接地された第３の外部端子と、出力トランジスタと、ＥＳＤ保護回路と、ダイオードと、電源回路と、内部回路と、電流源回路と、駆動回路とを備えている。 - 特許庁

To provide an ESD protection element which protects an LSI by turning on SCR operation in a very short time when a surge current is applied, forming a low-resistance discharge path for safety of circuit elements in the LSI, and discharging an electrostatic discharge current pulse therethrough to minimize the overshoot of a voltage.例文帳に追加

サージ電流が印加されたとき、極短時間でＳＣＲ動作をターンオンさせ、ＬＳＩ内部の回路素子にとって安全で且つ低抵抗の放電経路を形成して静電気放電電流パルスを放電させることにより、電圧のオーバーシュートをできるだけ抑制してＬＳＩを保護するＥＳＤ保護素子を提供する。 - 特許庁

An ESD protection circuit 1 includes an input terminal 18 supplied with a high voltage VBP used at program time and normally with voltages VSS to VDD, a ground terminal 17, a thyristor 11 arranged between the input terminal 18 and ground terminal 17, and a trigger circuit 19 operative to enable the thyristor 11 to operate.例文帳に追加

ＥＳＤ保護回路１は、プログラム時に用いられる高電圧ＶＢＰと通常時における電圧ＶＳＳ〜ＶＤＤが印加される入力端子１８と、接地端子１７と、入力端子１８及び接地端子１７間に設けられたサイリスタ１１と、サイリスタ１１を動作させるトリガ回路１９を備える。 - 特許庁

To provide a semiconductor chip that enables ESD protection from another semiconductor chip without increasing the chip area in a case where the semiconductor chip is Multi-Chip-Packaged, without wasting the chip area in a case where the semiconductor chip is not Multi-Chip-Packaged.例文帳に追加

半導体チップがＭＣＰ化された場合には、チップ面積を増大させることなく他の半導体チップとの間のＥＳＤ保護を可能とし、また半導体チップがＭＣＰ化されなかった場合でも、チップ面積に無駄を生じさせない、半導体チップ及び複数の半導体チップが搭載された半導体装置を提供する。 - 特許庁