「FET process」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a process for fabricating a low power consumption organic field effect transistor (organic FET) in which a channel layer composed of an organic semiconductor has high electric conductivity and thereby switching characteristics are improved.例文帳に追加

有機半導体から成るチャネル層の電気伝導度が大きく、それによりスイッチング特性の良好な、低消費電力の有機電界効果トランジスタ（有機FET）の製造方法を提供する。 - 特許庁

To provide a method of manufacturing a semiconductor device incorporating a p-channel junction type FET and a protective element that can be formed by the same process and includes a pn junction, while forming a junction type FET by a simple manufacture process.例文帳に追加

接合型ＦＥＴを簡単な製造工程で形成しながら、そのｐチャネル接合型ＦＥＴと同じ工程で形成することができｐｎ接合を含む保護素子とを内蔵する半導体装置の製造方法を提供する。 - 特許庁

Instead of a normal subtractive etching method, a multi-mesa FET structure forming method using a Damascene method gate process or a Damascene method alternate gate process is included.例文帳に追加

通常の減法エッチング法の代わりに、ダマシン法ゲート・プロセスもしくはダマシン法代替ゲート・プロセスを用いるマルチ・メサ型ＦＥＴ構造を形成する方法を含む。 - 特許庁

In a process for manufacturing a recess-gate type FET, a recess etching process (S105) subjects it to an aqueous solution containing aqueous ammonia for selective etching with GaAs in wet-etching.例文帳に追加

リセスゲート型のＦＥＴ製造工程において、リセスエッチングプロセス（Ｓ１０５）はアンモニア水を含む水溶液でウエットエッチングでＧａＡｓの選択エッチング（リセスエッチング（Ｓ１０５））を行う。 - 特許庁

To compensate the dispersion of the characteristics of the drain current or the like of an FET for control resulting from a manufacture process by simple constitution.例文帳に追加

製造プロセスに起因する制御用ＦＥＴのドレイン電流などの特性のばらつきを、簡易な構成によって補償する。 - 特許庁

To provide a high performance semiconductor device for enhancing the driving power of an MOS-FET, and to provide its fabrication process.例文帳に追加

ＭＯＳ−ＦＥＴの駆動力を向上させる高性能な半導体装置及びその製造方法を提供すること。 - 特許庁

An LDD region 17 and a p-type pocket region 15 in an n-type FET and an LDD region 11 and an n-type pocket region 8 in a p-type FET are formed into the lithographic process.例文帳に追加

ｎ型ＦＥＴ領域内のＬＤＤ領域１７及びｐ型ポケット領域１５と、ｐ型ＦＥＴ領域内のＬＤＤ領域１１及びｎ型ポケット領域８とを、１回のリソグラフィ工程で形成する。 - 特許庁

To fabricate a high quality J-FET element by a simple manufacturing process by forming an N-channel type J-FET(junction field effect transistor) element in a P-well region, having each region of an NPN transistor for common use.例文帳に追加

Ｐウェル領域内にＮチャネル型のＪ−ＦＥＴ素子を形成し、且つＮＰＮトランジスタの各領域を共用して形成することにより、高性能のＪ−ＦＥＴ素子を簡素な製造工程で形成すること。 - 特許庁

In a manufacturing process, after source and drain electrodes 16a, 16b of an FET are formed, a gate electrode 18a of the FET and the lower electrode 18b of the MIM capacitor are simultaneously formed by a lift-off method.例文帳に追加

製造工程において、ＦＥＴのソース・ドレイン電極１６ａ・１６ｂを形成した後に、リフトオフ法によりＦＥＴのゲート電極１８ａとＭＩＭキャパシタの下側電極１８ｂとを同時に形成する。 - 特許庁

A method for thermally reducing dissipation in a single PLC 10 package includes a process for realizing a pulse width modulation current regulator 40 including a field effect transistor(FET) switch 74 and a process for providing a wide operating range of current by utilizing turn-on delay of the FET.例文帳に追加

単一のＰＬＣ（１０）パッケージにおいて熱的に消散を減少させる方法は、電界効果トランジスタ（ＦＥＴ）スイッチ（７４）を含むパルス幅変調電流調整器（４０）を実現する過程と、ＦＥＴのターンオン遅延を利用して電流の広い動作範囲を提供する過程とを含む。 - 特許庁

To provide an attenuator, with which a dispersion in the threshold voltage of an FET caused by a production process and a temperature change can be compensated.例文帳に追加

製造プロセスおよび温度変化に起因するＦＥＴのしきい値電圧のばらつきを補償することができる減衰器を提供する。 - 特許庁

To avoid a grain boundary in the direction perpendicular to current in crystallization due to laser annealing in a manufacturing process of a policrystalline silicon FET.例文帳に追加

多結晶シリコンＴＦＴの製造プロセス中でレーザーアニールによる結晶化における電流と垂直方向の粒界の生成を回避する。 - 特許庁

To enhance a breakdown voltage between a source and a drain by lengthening an effective channel length of a MOS-FET formed on a silicon substrate in a MOS-FET driven field emission device, and to finely process it.例文帳に追加

ＭＯＳ−ＦＥＴ駆動型の電界放出デバイスにおいて、シリコン基板上に形成されたＭＯＳ−ＦＥＴの実効チャネル長を長くすることによってソース／ドレイン間の耐圧を向上すると共に、微細化加工ができるようにする。 - 特許庁

To form a high-performance J-FET element in a simple manufacturing process by a method, wherein an N-channel J-FET element is formed in a P-type well region and the element is formed, using in common each region of an NPN transistor.例文帳に追加

Ｐウェル領域内にＮチャネル型のＪ−ＦＥＴ素子を形成し、且つＮＰＮトランジスタの各領域を共用して形成することにより、高性能のＪ−ＦＥＴ素子を簡素な製造工程で形成すること。 - 特許庁

When one of six FET 31 fails in short-circuit, a controllable area identifying part 41 stops the driving an electric motor 18, and then performs a process for identifying the FET which fails in short-circuit.例文帳に追加

６つのＦＥＴ３１のうちの１つが短絡故障した場合には、制御可能領域特定部４１は、電動モータ１８の駆動を停止させた後、短絡故障が発生しているＦＥＴを特定するための処理を行なう。 - 特許庁

To prevent the threshold voltage of an E-FET from becoming substandard while sharing a gate diffusion process determining the threshold voltage in a semiconductor device where a D-FET and an E-FET, each having a channel layer, are provided on one semiconductor substrate and each channel layer is provided with a gate diffusion layer.例文帳に追加

同一の半導体基板上に、それぞれチャネル層を有するＤ−ＦＥＴとＥ−ＦＥＴとが設けられ、前記各チャネル層にゲート拡散層が設けられた半導体装置において、閾値電圧を決定するゲート拡散工程を共有しながら、Ｅ−ＦＥＴの閾値電圧が規格外になってしまうことを防止すること。 - 特許庁

To attain high inspection yield in and after the assembly process, by measuring the DC parameter of each FET accurately, thereby eliminating a failure element.例文帳に追加

各ＦＥＴのＤＣパラメータを正確に測定して、ＤＣ検査において不良素子を排除し、組立工程以降で高いＲＦ検査歩留まりを実現する。 - 特許庁

To provide a field effect transistor (FET) employing a conductor-semiconductor junction, which has excellent characteristics, which can be manufactured through an easy process, or which has high integration.例文帳に追加

導体半導体接合を用いて、優れた特性を示す、あるいは、作製の簡単な、あるいは、より集積度の高い電界効果トランジスタを提供する。 - 特許庁

To provide an emitter-follower type bias circuit which can operate at a low reference voltage suited to a reference voltage generating circuit using a GaAs BiFET (HBT+FET) process.例文帳に追加

ＧａＡｓ系ＢｉＦＥＴ（ＨＢＴ＋ＦＥＴ）プロセスを用いた基準電圧発生回路に適した、低い基準電圧で動作できるエミッタフォロワ型バイアス回路を提供する。 - 特許庁

Thus, the dispersion of the drain current IDS1 of the FET 1 due to the manufacture process is compensated by a gate bias circuit 20.例文帳に追加

このため、製造プロセスに起因するＦＥＴ１のドレイン電流ＩＤＳ１のばらつきをゲートバイアス回路２０によって補償することが可能になる。 - 特許庁

A high-permittivity insulation film, which is realized by the same process flow as that of the logic FET, is formed as a charge-trap layer on the insulation film.例文帳に追加

この絶縁膜の上に、ロジックＦＥＴの高誘電率絶縁膜と同じプロセスフローで実現される高誘電率絶縁膜をチャージトラップ層として形成する。 - 特許庁

By merely adding one additional process for forming the nitride film, the liftoff of the gate electrode is facilitated and can make the quality and the yield of the FET improved significantly.例文帳に追加

つまり窒化膜形成工程を１工程追加するだけで、ゲート電極のリフトオフを容易にし、ＦＥＴの品質および歩留を大幅に大幅に向上させることができる。 - 特許庁

To enable a semiconductor device, such as a MOS-FET (metal-oxide semiconductor-field effect transistor) having a small capacitance between a gate and a drain to be manufactured, through a simple process.例文帳に追加

単純な工程によりゲート−ドレイン間容量が小さいＭＯＳ−ＦＥＴ等の半導体装置を製造できる半導体装置の製造方法を提供する。 - 特許庁

The FET 10 of the semiconductor chip 14 and the PIN diode 20 of the semiconductor chip 24 are formed in separate process and formed to desired characteristics, respectively.例文帳に追加

半導体チップ１４のＦＥＴ１０と半導体チップ２４のＰＩＮダイオード２０とは別の工程で形成されており、各々所望の特性に形成されている。 - 特許庁

To provide a cold electron emitting element which enables preventing the leakage current flowing without going through the channel and allows a stable driving of the FET controlling the emitted electron weight and a manufacturing method which enables forming in the same process a semiconductor layer of the emitter and a semiconductor layer of the FET.例文帳に追加

チャネルを介さずに流れるリーク電流を防ぎ、放出電子量を制御するＦＥＴの安定駆動を可能とした冷電子放出素子、及びエミッタの半導体層とＦＥＴの半導体層を同一プロセスで形成することができる製造方法を提供する。 - 特許庁

At this time, boron is injected even into a peripheral edge of the element formation region D2 (second impurity injecting process) simultaneously with the injection for threshold voltage adjustment of the FET 20.例文帳に追加

このとき、ＦＥＴ２０のしきい値電圧調整のための注入と同時に、素子形成領域Ｄ２の周縁部にもボロンを注入する（第２の不純物注入工程）。 - 特許庁

To provide a power supply circuit capable of executing output control of two output voltages by one control voltage in an MMIC process for providing only one kind of a depletion FET.例文帳に追加

１種類のデプレッション型ＦＥＴのみを提供するＭＭＩＣプロセスにおいて、１つの制御電圧で２つの出力電圧の出力制御が可能である電源回路を提供する。 - 特許庁

The manufacturing method of a subquatermicron gate FET comprises a process for simultaneously forming a source electrode 7a, a drain electrode 7b and an exposure criterion metal film on a semiconductor substrate 1 and a process for forming a gate electrode 10 on the substrate 1 with the exposure criterion metal film as the criterion.例文帳に追加

半導体基板１上にソース電極７ａとドレイン電極７ｂと露光基準金属とを同時に形成する工程と、露光基準金属を基準として半導体基板１上にゲート電極１０を形成する工程とを備える。 - 特許庁

To provide a manufacturing process design (process integration) for precisely manufacturing a semiconductor device including a fin-type channel FET that is a fine element and providing it inexpensively, and to provide an element structure regarding a method for manufacturing the semiconductor device and the semiconductor device manufactured by the method.例文帳に追加

半導体装置の製造方法とその方法で製造した半導体装置に関し、微細な素子であるフィン型チャネルＦＥＴを含む半導体装置を高い精度で製造でき、しかも、安価に提供することが可能な製造工程設計（プロセスインテグレーション）及び素子構造を開示しようとする。 - 特許庁

To prevent a deterioration of a metal and a metal oxide of a gate electrode or a gate insulating film due to a high temperature process, in manufacturing a field effect transistor (Schottky barrier MOSFET) utilizing a Schottky tunnel junction useful for an ULSI.例文帳に追加

ULSIに有用なショットキー・トンネル接合を利用した電界効果型トランジスタ（ショットキー障壁型MOS FET ）の製造において、ゲート電極やゲート絶縁膜の金属及び金属酸化物が高温プロセスにより劣化するのを防止する。 - 特許庁

In manufacturing the Schottky barrier MOSFET, a damascene gate process for forming a gate electrode and a gate insulating film after a source/drain structure is formed is applied to the Schottky barrier MOSFET, so that the gate electrode and the gate insulating film may not be received with a high temperature heat treatment to thereby prevent the deterioration of the metal and the metal oxide for constituting the gate electrode and the gate insulating film.例文帳に追加

ショットキー障壁型MOS FET の製造において、ソース／ドレイン構造を形成した後にゲート電極およびゲート絶縁膜を作成するダマシンゲートプロセスをショットキー障壁型MOS FET に適用することにより、ゲート電極やゲート絶縁膜が高温の熱処理を受けないようにして、ゲート電極やゲート絶縁膜を構成する金属および金属酸化物が劣化するのを防止する。 - 特許庁

This invention concretely provides the method for forming the semiconductor structure including a plurality of fin FET devices, and provides a method for using a mask getting across it together with a chemical oxide removing (COR) process when a rectangular pattern is formed to demarcate a relatively fine fin.例文帳に追加

具体的には本発明は、複数のフィンＦＥＴデバイスを含む半導体構造を形成する方法であって、長方形のパターンを形成して相対的に細いフィンを画定する際に、これを横切るマスクを、化学的酸化物除去（ＣＯＲ）プロセスとともに使用する方法を提供する。 - 特許庁

To provide a regulated current circuit whose current level is regulated even when process fluctuation or operating temperature fluctuation is generated at the time of manufacturing an FET, a differential amplifier which is provided with the regulated current circuit as a constituting element, and a semiconductor integrated circuit whose stable operation is always assured.例文帳に追加

ＦＥＴの製造時のプロセス変動や動作温度が変動した場合でも、電流値を一定にすることのできる定電流回路、この定電流回路を構成要素とする差動増幅回路、並びに常に安定した動作をさせることのできる半導体集積回路を提供する。 - 特許庁

To form an FET having good characteristics by raising the concentration of nitride in the vicinity of the surface of a gate insulating film on the side reverse to the interface of the gate insulating film and a silicon substrate, while suppressing diffusion of nitrogen to the vicinity of the interface, in a process for fabricating a semiconductor device by forming a gate insulating film containing nitrogen on the silicon substrate.例文帳に追加

シリコン基板上に窒素含有ゲート絶縁膜を形成する半導体装置の製造方法であって、ゲート絶縁膜のシリコン基板との界面付近への窒素の拡散を抑制しつつ、界面とは逆側のゲート絶縁膜の表面付近の窒素濃度を高めることにより、良好な特性を有するＦＥＴを形成する。 - 特許庁

When the microcomputer 10 determines that the overheated state is eliminated, it executes a drive frequency restoration process to set a restoration control flag F2 (S208), gradually increase the dividing number N by a restoration constant K2 to gradually raise the switching frequency of FET (S216), and reset the restoration control flag F2 (S220) when an initial value is reached.例文帳に追加

その後、マイコン１０は、過熱状態が解消したと判定した場合、復帰制御フラグＦ２をセットして（Ｓ２０８）、分周数Ｎを復帰定数Ｋ２だけ徐々に大きくして、ＦＥＴのスイッチング周波数を徐々に上昇させ（Ｓ２１６）、初期値に達したら復帰制御フラグＦ２をリセットするような（Ｓ２２０）、駆動周波数復帰処理を行う。 - 特許庁