「instruction processor」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

The throttle circuit adjusts the instruction flow in the processor if the estimated power consumption level exceeds the threshold power level.例文帳に追加

推定電力消費レベルがしきい電力レベルを超える場合、スロットル回路はプロセッサ内の命令フローを調整する。 - 特許庁

To provide a processor, capable of improving the processing speed of a program in which instruction sets are hierarchically combined.例文帳に追加

命令群が階層的に組み合わされたプログラムの処理速度を向上させることができるプロセッサを提供する。 - 特許庁

The processor includes a storage mechanism, such as an instruction cache, an L2 cache, and a system memory, a cracking unit, and a basic cache block.例文帳に追加

プロセッサは、命令キャッシュ、Ｌ２キャッシュ、システム・メモリ等のストレージ機構、クラッキング・ユニット、及び基本キャッシュ・ブロックを含む。 - 特許庁

The device includes a communication interface, a processor, and a computer-readable medium including a computer-readable instruction.例文帳に追加

このデバイスは、通信インタフェースと、プロセッサと、コンピュータ読み取り可能命令を含むコンピュータ読み取り可能媒体と、を含む。 - 特許庁

To fast execute an instruction sequence including a subroutine by an information processor equipped with a branch history and a return address stack.例文帳に追加

ブランチヒストリとリターンアドレススタックを備える情報処理装置において、サブルーチンを含む命令列を高速に実行する。 - 特許庁

Consequently, the performance of the information processor can be improved by effectively using the software prefetch instruction.例文帳に追加

本発明は、これにより、ソフトウェアプリフェッチ命令を効果的に用いて、情報処理装置の性能向上を図ることができる。 - 特許庁

A multithreading processor 4 interleaves a program instruction from various types of program threads 10, and executes fine grain multithreading.例文帳に追加

マルチスレッディングプロセッサ４は、種々のプログラムスレッド１０からのプログラム命令をインターリーブして、細粒度マルチスレッディングを実行する。 - 特許庁

IMAGE PROCESSOR, IMAGE EDITING METHOD, IMAGE PROCESSING METHOD, AND PROGRAM, PRINTING INSTRUCTION DEVICE AND PRINTER USED THEREFOR例文帳に追加

画像処理装置，画像編集方法，画像処理方法およびこれらに用いるプログラム並びに印刷指示装置，印刷装置 - 特許庁

The image forming apparatus transmits the information read from the RAM to an information processor having transmitted an information transmission instruction (S107).例文帳に追加

ＲＡＭから読み出した情報を、情報送信命令を送信した情報処理装置に送信する（Ｓ１０７）。 - 特許庁

To provide an SIMD (Single Instruction-stream, Multiple Data-stream) type microprocessor having small wiring delay of a control signal line to a final end of a processor element group from a processor element control signal generator supplying a control signal to processor elements.例文帳に追加

プロセッサエレメントに対して制御信号を供給するプロセッサエレメント制御信号発生器からプロセッサエレメント群の最終端までの制御信号線の配線遅延が小さいＳＩＭＤ型マイクロプロセッサを提供する。 - 特許庁

When a fault is generated in a processor 210 and an operating system operating as a system on a block 1 is required to be blocked, the processor 210 issues a fault-stop instruction of the block 1 to which the processor itself belongs through an inter-processor bus 100.例文帳に追加

プロセッサ２１０で障害が発生し、システムとして区画１上で動作しているオペレーティングシステムを閉塞する必要が発生した場合に、プロセッサ２１０はプロセッサ間バス１００を介して、自プロセッサが所属する区画１の障害・停止命令を発行する。 - 特許庁

A signal-processor comprises an instruction-parallel processor 100, a first data-parallel processor 101, a second data-parallel processor 102, and a motion detection unit 103, a de-blocking filtering unit 104 and a variable-length coding/decoding unit (105) which are dedicated hardware.例文帳に追加

信号処理装置は、命令並列プロセッサ１００、第１データ並列プロセッサ１０１、第２データ並列プロセッサ１０２、及び、専用ハードウェアである動き検出ユニット１０３とデブロックフィルタ処理ユニット１０４と可変長符号化／復号処理ユニット１０５とを備える。 - 特許庁

The signal processor is provided with: an instruction parallel processor 100; a first data parallel processor 101; a second data parallel processor 102; a motion detection unit 103 which is exclusive hardware; a deblocking filter processing unit 104; and a variable length encryption/decryption unit 105.例文帳に追加

信号処理装置は、命令並列プロセッサ１００、第１データ並列プロセッサ１０１、第２データ並列プロセッサ１０２、及び、専用ハードウェアである動き検出ユニット１０３とデブロックフィルタ処理ユニット１０４と可変長符号化／復号処理ユニット１０５とを備える。 - 特許庁

To provide an SIMD(Single Instruction Multiple Data) type image processor that realizes an arithmetic processing by an X-branch tree for a bit plane consisting of some bits in a plurality of data according to one instruction.例文帳に追加

１つの命令で、複数のデータ中の或るビットで構成されるビットプレーンに対するＸ分木による演算処理を実現するＳＩＭＤ型情報処理装置を提供する。 - 特許庁

Then, a processor instruction corresponding to the extracted intermediate code is generated (130), and an exception processing instruction is generated by repeating the above processing while an intermediate code to be processed remains.例文帳に追加

そして取り出した中間コードに対応する、プロセッサ命令を生成し、処理する中間コードが残っている間、上記の処理を繰り返すようにして例外処理命令を生成する。 - 特許庁

To improve an operating frequency of a processor by avoiding concurrent CC renaming in regard to a concurrently decoded subsequent CC reading instruction and precedent CC updating instruction having dependence.例文帳に追加

同時にデコードされた依存関係をもつ先行するＣＣ更新命令と後続するＣＣ読出命令につき、同時のＣＣリネーミングを回避してプロセッサの動作周波数の向上を可能とする。 - 特許庁

To provide a vector processor and a passing control method capable of exactly performing passing control of a preceding store instruction and a following load instruction and speeding up a program processing.例文帳に追加

先行ストア系命令と後続ロード系命令の追い越し制御を的確に行い、プログラム処理の高速化を図ることができるベクトル処理装置及び追い越し制御方法の提供。 - 特許庁

To provide an electronic mail processor accurately transmitting an instruction of a process from a transmission side to a reception side, and reducing a problem by the instruction of the process in display, print or transfer.例文帳に追加

送信側からの処理の指示を受信側まで正確に送信し、また表示、印刷、転送時に処理の指示による不具合を低減した電子メール処理装置を提供する。 - 特許庁

An information processor adds a register value when executing the instruction to an address of a memory designated by the memory access instruction to expand the address (an expansion address), and executes memory access by use of the expansion address.例文帳に追加

メモリアクセス命令に指定されるメモリのアドレスに、当該命令実行時のレジスタ値を付加してアドレスを拡張（拡張アドレス）し、この拡張アドレスを用いてメモリアクセスを実施する。 - 特許庁

When the information processor executes the vector store instruction, the cache address generation part generates a group of addresses which are the addresses of the areas to be accessed by the vector store instruction and include the same tag.例文帳に追加

キャッシュアドレス生成部は、情報処理装置がベクトルストア命令を実行するときに、ベクトルストア命令がアクセスする領域のアドレスであり、且つ、同一のタグを含むアドレス群を生成する。 - 特許庁

An indirect branch instruction is applied by defining an address register as an argument for giving an indirect function calling capability with respect a single instruction multiple thread (SIMT) processor architecture.例文帳に追加

間接的な分岐命令は、単一命令複数スレッド（ＳＩＭＴ）プロセッサアーキテクチャーに対する間接的な関数呼び出し能力を与えるためにアドレスレジスタを引数としてみなす。 - 特許庁

To systematically and speedily specify a velocity neck stage among pipeline stages in a velocity neck instruction concerning the velocity neck instruction for the abnormal operation of a processor in the case of executing a program.例文帳に追加

プログラムを実行する際にプロセッサが異常動作する速度ネック命令において、速度ネック命令中のパイプラインステージのうち速度ネックステージを系統的かつ速やかに特定する。 - 特許庁

A CPU 201 detects the instruction state of the instruction part 202 and controls the operation of the relevant information processor on the basis of the control information in the managing table corresponding to that detected result.例文帳に追加

ＣＰＵ２０１は、指示部２０２の指示状態を検知し、その検知結果に対応する管理テーブルの制御情報に基づいて、当該情報処理装置の動作を制御する。 - 特許庁

To realize an inexpensive data processor with high code efficiency and high performance where a plurality of instructions are mounted with short instruction length by handling with much more registers with short instruction length.例文帳に追加

短い命令長で多くのレジスタを扱うことにより、短い命令長で多くの命令を実装し、コード効率のよい高性能で低コストなデータ処理装置を実現する。 - 特許庁

After it is confirmed that the signature of the received instruction data 111 is valid, a data processor 100 receives the data 112 for terminal designated by the instruction data 111.例文帳に追加

データ処理装置１００は、受信した指示データ１１１になされた署名が有効であることを確認した後に、指示データ１１１で指定された端末用データ１１２を受信する。 - 特許庁

In a multi-tasking pipelined processor, consecutive instructions are executed by different tasks to eliminate the need to purge an instruction execution pipeline of subsequent instructions when a previous instruction cannot be completed.例文帳に追加

マルチタスクパイプラインプロセッサにおいて、連続する命令が種々のタスクによって実行され、前の命令を完了できないときに後の命令の命令実行パイプラインを取除く必要をなくす。 - 特許庁

In this data processor (1), a CPU (2) for decoding an instruction and performing the instruction sets control data through a bus (13), and the data processor (1) has a multiple-length arithmetic circuit (8) for performing arithmetic processing to multiple-length data on the basis of the set control data.例文帳に追加

データプロセッサ（１）は、命令を解読して実行するＣＰＵ（２）によりバス（１３）を介して制御データが設定され、設定された制御データに基づいて多倍長データに対する演算処理を行う多倍長演算回路（８）を有する。 - 特許庁

A processor predicts predicted slack which is a predicted value of local slack of an instruction to be stored at a memory address of a main storage device and executed by the processor by using a first predicting method, and executes the instruction using the predicted slack.例文帳に追加

プロセッサ装置は、主記憶装置のメモリ・アドレスに記憶されかつプロセッサ装置で実行される命令のローカル・スラックの予測値である予測スラックを第１の予測方法を用いて予測し、上記命令をその予測スラックを利用して実行する。 - 特許庁

To perform proper processing by a processing request corresponding to an instruction made by a user operating an image processor in receiving the processing request corresponding to the instruction transmitted from the image processor from an external device.例文帳に追加

画像処理装置から送信された指示に対応する処理要求を外部装置から受付ける場合に、画像処理装置を操作しているユーザによって行われた指示に対応する処理要求による適切な処理を行うことができる。 - 特許庁

After an external scan instruction mode to carry out the scanning of the film image in accordance with the scan instruction from the information processor is instructed by a scan instruction button 9, the detection state of the scan start instruction from a controller 20 is monitored and the reading by the scanning of a scanning body is controlled every time the scan start instruction from the controller 20 is detected.例文帳に追加

フィルム画像の走査を情報処理装置からの走査指示に基づき行う外部走査指示モードがスキャン指示ボタン９により指示された後、制御装置２０からの走査開始指示の検知状態を監視して、制御装置２０からの走査開始指示を検知する毎に、走査体の走査による読み取りを制御する構成を特徴とする。 - 特許庁

This virtual computer system to be used as a plurality of virtual computers by logically dividing a physical computer is provided with a means for changing the performance of the instruction processor of the physical computer which executes processing for every virtual computer and a means for setting the use time of the instruction processor of every virtual computer based on the performance of the instruction processor changed by the changing means.例文帳に追加

物理計算機を論理的に分割して複数の仮想計算機として使用する仮想計算機システムにおいて、仮想計算機ごとに処理を実行する物理計算機の命令プロセッサの性能を変更する手段と、変更手段により変更された命令プロセッサの性能に基づいて仮想計算機の命令プロセッサの使用時間を設定する手段とを有する。 - 特許庁

A trace control circuit 121 issues the instruction of trace to a trace memory 131 according to the states of a SCSI control bus 210 and a processor control bus 260, and a trace memory part 131 traces a SCSI data bus 200, SCSI control bus 210, processor data bus 250, and processor control bus 260 in response to the instruction.例文帳に追加

トレース制御回路１２１はＳＣＳＩコントロールバス２１０およびプロセッサ・コントロールバス２６０の状態に応じてトレースメモリ部１３１に対してトレースの指示を出し、トレースメモリ部１３１は前記指示によりＳＣＳＩデータバス２００、ＳＣＳＩコントロールバス２１０、プロセッサデータバス２５０、プロセッサコントロールバス２６０のトレースを行う。 - 特許庁

Then, when discriminating that the cache page is used in common with the other task in the same host processor or the other host processor, the host processor eliminates step S104 for issuing an instruction to acquire the cache page to a cache director or step S108 for issuing a read instruction to a disk director.例文帳に追加

そして、キャッシュページが同一ホストプロセッサ内の他のタスクや別のホストプロセッサにより共有して使用されていると判別した場合には、キャッシュページの獲得指示をキャッシュディレクタに対して発行するステップＳ１０４の処理や、読出指示をディスクディレクタに対して発行するステップＳ１０８の処理などを省略する。 - 特許庁

To provide a data processor provided with an instruction set suitable for reducing a code size and coping flexibly with addition of a register number.例文帳に追加

コードサイズの縮小に適し、レジスタ数の追加にも柔軟に対応した命令セットを備えたデータ処理装置を提供する。 - 特許庁

To provide an instruction execution method using a high-performance RISC-based superscalar processor suitable to be realized with a microprocessor.例文帳に追加

マイクロプロセッサで実現するのに適した高性能のＲＩＳＣベースのスーパースカラープロセッサを用いた命令実行方法を提供する。 - 特許庁

The computer-readable instruction makes the device receive a first request from a second device, when executed by the processor.例文帳に追加

プロセッサによって実行されると、コンピュータ読み取り可能命令は、デバイスに、第２のデバイスから第１の要求を受信させる。 - 特許庁

The centralized control device 300 transmits a reading start instruction and initial mask information to the reading processor 100.例文帳に追加

集中制御装置３００は、読取処理装置１００に対して読取開始指示とともに初期のマスク情報を送信する。 - 特許庁

Then, the control instruction storing the self processor ID is output from each output port via a branch portion 21.例文帳に追加

そして、自己のプロセッサＩＤを格納した制御命令を分岐部２１を介してそれぞれの出力ポートから出力する。 - 特許庁

To provide an instruction execution method using a high-performance RISC-based superscalar processor suitable to be realized in a microprocessor.例文帳に追加

マイクロプロセッサで実現するのに適した高性能のＲＩＳＣベースのスーパースカラープロセッサを用いた命令実行方法を提供する。 - 特許庁

To provide an instruction performance method using a high-performance RISC-based superscalar processor suitable for being realized with a microprocessor.例文帳に追加

マイクロプロセッサで実現するのに適した高性能のＲＩＳＣベースのスーパースカラープロセッサを用いた命令実行方法を提供する。 - 特許庁

To provide a processor capable of enhancing execution speed by shortening read time of instruction data.例文帳に追加

命令データの読み込み時間を短縮して実行速度を向上させることができるプロセッサを提供することを目的とする。 - 特許庁

A processor using an exception dealing circuit regarding program branching operation composed of individual branch control and a branch instruction is disclosed.例文帳に追加

別個の分岐制御と分岐命令とから成るプログラム分岐操作に関わる例外処置回路を利用するプロセッサが開示される。 - 特許庁

To provide the inexpensive data processor of high performance and excellent code efficiency by allocating more operations to a short instruction code length.例文帳に追加

短い命令コード長により多くのオペレーションを割り当て、高性能でコード効率の良い安価なデータ処理装置を得る。 - 特許庁

To provide an instruction execution method using a high-performance RISC-based superscalar processor suitable for realization by a microprocessor.例文帳に追加

マイクロプロセッサで実現するのに適した高性能のＲＩＳＣベースのスーパースカラープロセッサを用いた命令実行方法を提供する。 - 特許庁

To provide an image processor for suppressing the malfunction of image processing based on instruction information plotted on a recording sheet.例文帳に追加

記録用紙に描画された命令情報に基づく画像処理の誤作動を抑制する画像処理装置を提供する。 - 特許庁