「instruction processor」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

In returning from an interrupt process, the central processor executes a resistor restoration instruction (RESBANK instruction), and returns storage information to a register set from the register bank.例文帳に追加

割り込み処理から復帰するとき、中央処理装置は、レジスタ復帰命令（ＲＥＳＢＡＮＫ命令）を実行し、レジスタバンクからレジスタセットに記憶情報を復帰する。 - 特許庁

To provide a processor element to be constituted so as to execute 32-bit fixed length instruction set architecture and with backward compatibility with 16-bit fixed length instruction set architecture.例文帳に追加

３２ビット固定長命令セットアーキテクチャを実行するように構成され、１６ビット固定長命令セットアーキテクチャと後方互換性を持つプロセッサエレメントを提供すること。 - 特許庁

To provide a processor for executing a program in which the units of the reading of an instruction and the execution of the instruction are made different from each other and a program developing environment for preparing the program.例文帳に追加

命令の読み出しと命令の実行の単位が異なるプログラムを実行できるプロセッサ及び当該プログラムを作成するプログラム開発環境を提供する。 - 特許庁

To detect an operational exception generated in the performance of the specific purpose operation instruction and to execute exceptional processing by an information processor having the specific purpose operation instruction.例文帳に追加

特定用途演算命令を有する情報処理装置において、特定用途演算命令の実行中に発生した演算例外を検出し、例外処理をおこなうこと。 - 特許庁

A tracing circuit 8 in a data processor 2 generates tracing data including instruction tracing words obtained by encoding tracing events W, E and N representing the performance of the program instruction.例文帳に追加

データ処理装置２内のトレーシング回路８がプログラム命令の実行を表すトレース事象Ｗ，Ｅ，Ｎを符号化した命令トレースワードを含むトレースデータを生成する。 - 特許庁

To provide a method for judging the high speed executable instruction of a parallel queue processor capable of simplifying the judging mechanism of the executable instruction, and realizing a high speed operation and power reduction.例文帳に追加

実行可能命令の判別機構を簡素化し、高速化、低電力化を図ることができる並列キュープロセッサの高速実行可能命令の判別方法を提供する。 - 特許庁

The emulation processor executes the host code in a compilation mode wherein the host code is generated by the compilation processor, reads and analyzes an instruction from the subsequent target code in an interpreter mode wherein the host code is not generated by the compilation processor, and performs emulation corresponding to the instruction.例文帳に追加

エミュレーションプロセッサは、コンパイルプロセッサによりホストコードが生成されているコンパイルモードにおいて、ホストコードを実行し、コンパイルプロセッサによりホストコードが生成されていないインタプリタモードにおいて、次のターゲットコードから命令を読み出して解析し、その命令に対応したエミュレーションを実行する。 - 特許庁

The processor is provided that includes an instruction fetch unit operable to fetch instructions associated with a plurality of processor threads, a decoder responsive to the instruction fetch unit, issue logic responsive to the decoder, and a register file including a plurality of banks corresponding to the plurality of processor threads.例文帳に追加

複数のプロセッサスレッドに関連した命令をフェッチするように動作可能な命令フェッチユニットと、命令フェッチユニットに応答するデコーダと、デコーダに応答する発行ロジックと、複数のプロセッサスレッドに対応する複数のバンクを含むレジスタファイルとを含むプロセッサが提供される。 - 特許庁

The information processor 20 is provided with a display part 27 for outputting calling signals indicating that the information processor 20 is called when the recognition number included in the calling instruction matches with the recognition number indicating the information processor 20, on the basis of the received calling instruction.例文帳に追加

情報処理装置２０が、受信した呼出命令に基づいて、呼出命令に含まれる認識番号がその情報処理装置２０を示す認識番号と一致する場合、その情報処理装置２０が呼び出されていることを示す呼出信号を出力する表示部２７を備える。 - 特許庁

In the case of storing a VLIW instruction 110 from a secondary cache 401 to an instruction cache 400 in the instruction cache control system for the VLIW processor for executing a plurality of arithmetic operation instructions included in one VLIW instruction in parallel, an instruction cache block in the secondary cache 401 is directly stored in a data array of the instruction cache 400 without inserting an invalid operation instruction.例文帳に追加

１つのＶＬＩＷ命令中に含まれる複数の演算操作命令を並列実行するＶＬＩＷプロセッサにおける命令キャッシュ制御システムであって、２次キャッシュ４０１から命令キャッシュ４００へＶＬＩＷ命令１１０を格納する際に、無効演算命令を挿入することなく、２次キャッシュ４０１内の命令キャッシュブロックをそのまま命令キャッシュ４００のデータアレイに格納する構成とする。 - 特許庁

In restarting, a debug means 20 installed inside the debugger side processor B changes normal start instruction data into stop status instruction data in permission/prohibition information complying with another processor inside an operation permission/prohibition information area 5.例文帳に追加

デバッガ側プロセッサＢ内に設けられたデバッグ手段２０は、起動された際に稼働可否情報領域５内の他のプロセッサに対応した稼働可否情報を、通常起動を指示するデータから停止状態を指示するデータに変更する。 - 特許庁

To improve performance by speedily starting other task processing, when stopping the instruction execution of a processor because of the instruction of extremely low processing speed in a multi-task control processor system for the multiple operation of plural tasks.例文帳に追加

複数のタスクが多重動作するマルチタスク制御プロセッサシステムにおいて、著しく処理速度の遅い命令によりプロセッサの命令実行が停止してしまう場合、別のタスク処理を迅速に起動し性能向上を実現する。 - 特許庁

To provide a method and a structure which permit a mutiprocessing system to use any processor instruction set and a memory architecture in order to efficiently emulate the behavior of another multiprocessing system using any other processor instruction.例文帳に追加

あるマルチプロセッシング・システムが、何らかのプロセッサ命令セットとメモリ・アーキテクチャを使用して、他の何らかのプロセッサ命令を使用する他のマルチプロセッシング・システムの挙動を効率よくエミュレートすることができる方法および構造を提供すること。 - 特許庁

When acceptance of the user instruction is started by an input device of the information processor, the reception of user instruction is started by the program under execution by the information processor and a first operation pattern is demonstrated by an operation pattern demonstration means.例文帳に追加

情報処理装置の入力装置が、ユーザ命令の受け付けを開始すると、情報処理装置で実行中のプログラムが、ユーザ命令の受信を開始すると共に、動作パターン実演手段が第１の動作パターンを実演する。 - 特許庁

The processor 10 controls the program of the entire system, and when the information on the program synchronous flag 13a is updated, the processor notifys an instruction storage unit 30 for storing each instruction of the program of the updated information.例文帳に追加

マスタプロセッサとなるプロセッサ１０は、システム全体のプログラム制御を行い、かつ、プログラム同期フラグ１３ａの情報を更新したとき、この更新した情報を、プログラムの各命令を記憶する命令記憶部３０に通知する。 - 特許庁

A storage means 1 stores a first instruction group for first processor to be constituted of at least one or more instructions having prescribed relation and a second instruction group for second processor corresponding thereto so as to be made correspond to each other.例文帳に追加

記憶手段１は、所定の関連を有する少なくとも１以上の命令から構成される第１のプロセッサ用の第１の命令群と、それに対応する第２のプロセッサ用の第２の命令群とを関連付けて記憶している。 - 特許庁

In the processor having an instruction cache, a cache forcible mishit generating mechanism 4 is provided for forcibly outputting an instruction executed in the cache 1 as a cache mishit on the basis of particular information or a predetermined condition from the processor 2.例文帳に追加

命令キャッシュを持つプロセッサにおいて、プロセッサ２からの特定情報または所定の条件により、キャッシュ１で実行中の命令は強制的にキャッシュ・ミスヒットと出力するキャッシュ強制ミスヒット発生機構４を備えた。 - 特許庁

When the lap application 60 of an information processor 10 is activated, an intrinsic activation instruction is sent to a driver 50 and video data can be received from a video processor 20.例文帳に追加

情報処理装置１０のラップアプリケーション６０を起動すると、固有の起動命令がドライバ５０に送られて映像処理装置２０から映像データの受信が可能になる。 - 特許庁

The other diagnostic processor performs communication confirmation with the diagnostic processor whose communication has been turned to be disconnected through a network 6 according to a communication confirmation instruction from the monitoring unit 3.例文帳に追加

他の診断プロセッサは、監視ユニット３からの通信確認指示に従ってネットワーク６を通じて、通信が不通となった診断プロセッサとの間の通信確認を行う。 - 特許庁

This read instruction is stored in the RAM 43, a response signal from this RAM 43 is returned to a processor 31, and the EEPROM access of the processor 31 is released.例文帳に追加

このリード命令がＲＡＭ４３に格納され、このＲＡＭ４３から応答信号がプロセッサ３１へ返され、該プロセッサ３１のＥＥＰＲＯＭアクセスが解放される。 - 特許庁

To provide an information processor and a program for improving operability in the processor for transmitting a print instruction to an image forming device.例文帳に追加

画像形成装置にプリント指示を送信する情報処理装置において、より操作性の向上を図ることができる情報処理装置、及びプログラムを提供する。 - 特許庁

To enable an information processor which handles N-bit data to access data with an N/2 width while an overhead of instruction control by a processor is eliminated.例文帳に追加

Ｎビットのデータを扱う情報処理装置において、プロセッサの命令制御のオーバーヘッドを無くした状態でＮ／２幅のデータのアクセスを行うことができるようにする。 - 特許庁

The processor is made to have a test circuit for detecting a hardware error in one of instruction sequencing logic, execution circuit and data storage during the function operation of the processor in response to an instruction in an instruction stream supplied by the instruction sequencing logic, and the hardware error is detected by comparing a value outputted by a redundant circuit for executing the same function in response to the test instruction.例文帳に追加

プロセッサに、命令シーケンシング・ロジックによって供給される命令ストリーム内の命令に応答して、プロセッサの機能動作中に、命令シーケンシング・ロジック、実行回路、およびデータ・ストレージの１つにおけるハードウェア・エラーを検出する試験回路をもたせて、試験命令に応答して同一の機能を実行する冗長回路によって出力される値を比較することによってハードウェアエラーを検出する。 - 特許庁

This method for obtaining the processor by the separation of the control flow code has an instruction set format for separating an instruction for calculating conditions of a branch and a branch instruction from normal instructions except it, and processes an execution code constructed in the instruction set format.例文帳に追加

制御フローコードの分離によるプロセッサの実現方法において、分岐命令と分岐の条件を計算するための命令を、それらを除く通常の命令から分離するための命令セット形式を備え、この命令セット形式で構築された実行コードを処理する。 - 特許庁

In the digital signal processing processor to execute an operation instruction by a pipeline processing consisting of plural stages, a register 110 exclusive for operation instruction to directly hold an operation result by execution of the operation instruction is provided and the operation instruction is executed by using the held contents of the register 110.例文帳に追加

複数のステージからなるパイプライン処理によって、演算命令を実行するディジタル信号処理プロセッサにおいて、演算命令の実行による演算結果を直接保持する演算命令専用のレジスタ１１０を設け、このレジスタ１１０の保持内容を利用して演算命令を実行する。 - 特許庁

A switch controls an instruction processor 100 to interpret each instruction under, alternately, the first or second instruction set as directed by the first flag value of the table entry corresponding to a memory page for the instruction in response to a first flag value stored in each table entry.例文帳に追加

スイッチは、各テーブルエントリに記憶された第１のフラグ値に応答し、命令のメモリページに対応するテーブルエントリの第１のフラグ値による指示に従って代替的に第１または第２の命令セットのもとで命令を解釈するように命令プロセッサ１００を制御する。 - 特許庁

The processor 100(1) comprises a first decoder 116 for decoding instructions included in an instruction set A, a second decoder 118 for decoding instructions included in an instruction set B, a register file A 134 for the instruction set A, a register file B 135 for the instruction set B, and a shared register file 136.例文帳に追加

プロセッサ１００（１）は、命令セットＡに含まれる命令をデコードする第１デコーダ１１６と、命令セットＢに含まれる命令をデコードする第２デコーダ１１８と、命令セットＡ用のレジスタファイルＡ１３４と、命令セットＢ用のレジスタファイルＢ１３５と、共有レジスタファイル１３６とを備える。 - 特許庁

A processor judges execution conditions by decoding the larger number of instructions than the number of mounted arithmetic units in an instruction issuance control part 140 before an execution stage, regarding an instruction of which the conditions are false, invalidates the instruction itself.例文帳に追加

プロセッサは、実行ステージ以前に命令発行制御部１４０にて、搭載された演算器の個数以上の命令を解読して実行条件の判定を行い、条件が偽であった命令に関しては、その命令自体を無効化する。 - 特許庁

The instruction storage state is obtained as the state of the number of instructions held in an instruction prefetch buffer for holding instructions preliminarily fetched prior to the decoding of the instruction, and takes a finite number of states decided by the structure of a processor.例文帳に追加

命令蓄積状態とは、命令の解読に先立って先行的にフェッチした命令を保持する命令先取りバッファに保持している命令数の状態であって、プロセッサの構造によって決まる有限の状態数をとる。 - 特許庁

In this information processor 1, the function of a conventionally employed read-modify-write method is adopted to make a write instruction precede and immediately issue a read command of a read instruction successively to completion of issuing of a write command in a write instruction.例文帳に追加

情報処理装置１は、従来用いられていたリード・モディファイ・ライト手法の機能を、ライト命令を先行すると共に、ライト命令内のライトコマンドの発行完了に続き、直ちに、リード命令のリードコマンドを発行する。 - 特許庁

The information processor 300 transmits an infrared signal, indicating the content of the operation instruction from a light-receiving and light-emitting part 303.例文帳に追加

情報処理装置３００は、この動作指示の内容を示す赤外線信号を受発光部３０３から発する。 - 特許庁

If the lock is unavailable to be acquired by the processor, the instruction is put to sleep until an event has occurred.例文帳に追加

プロセッサによってロックを取得することができない場合には、命令は、１つのイベントが生じるまでスリープされる。 - 特許庁

To provide a technology for preventing an information processor from transmitting a function execution instruction to a function execution device.例文帳に追加

情報処理装置が機能実行指示を機能実行装置に送信できなくなることを防止する技術を提供する。 - 特許庁

To improve the performance of a whole system by improving a data transferring speed between instruction processors in a multi-processor system.例文帳に追加

マルチプロセッサシステムにおいて、命令プロセッサ間でのデータ転送速度を向上させ、システム全体の性能を向上させる。 - 特許庁

A configurable RISC processor implements a user-definable instruction with high performance fixed and variable length encoding.例文帳に追加

構成可能なＲＩＳＣプロセッサは、高性能固定及び可変長符号化を有するユーザ定義の命令を実行する。 - 特許庁

Instruction dispatch in a multithreaded microprocessor such as a graphics processor is not constrained by an order among the threads.例文帳に追加

グラフィックス・プロセッサなどのマルチスレッド式マイクロプロセッサの命令ディスパッチがスレッドの間の順序によって制限されない。 - 特許庁

The reset circuit 13 outputs the reset signal 18 in a fixed time according to an instruction from the I/O processor.例文帳に追加

リセット回路１３はＩ／Ｏプロセッサからの命令によりある一定時間リセット信号１８を出力するものである。 - 特許庁

To provide an input executing method in a queue processor capable of quickening the execution of an instruction and simplifying hardware.例文帳に追加

命令実行の高速化と、ハードウエアの簡素化を図ることができる、キュープロセッサにおける投機実行方法を提供する。 - 特許庁

To provide an out-of-order execution processor for performing accurate execution interruption or resumption relative to a specific instruction.例文帳に追加

特定命令に対して正確な実行中断・再開を実現する行うアウトオブオーダー実行プロセッサを提供すること。 - 特許庁

Dispatch flash mechanism detects time when an instruction of a specified thread is stalled at the dispatch stage of a pipeline processor.例文帳に追加

ディスパッチ・フラッシュ機構は、特定のスレッドの命令がパイプライン式プロセッサのディスパッチ・ステージでストールした時を検出する。 - 特許庁

The measurement device 1 is constituted of an imaging apparatus 2, a measurement processor 3, an image display device 4 and an instruction device 5.例文帳に追加

計測装置１を、撮像装置２、計測処理装置３、画像表示装置４、及び指示装置５で構成する。 - 特許庁

To provide a processor that increases an execution speed by shortening time for decoding processing on a read instruction.例文帳に追加

読み込んだ命令に対するデコード処理に要する時間を短縮して、実行速度を向上させたプロセッサを提供する。 - 特許庁

METHOD IMPLEMENTED AS COMPUTER PROCESSOR INSTRUCTION STORED IN COMPUTER AND COMPUTER-READABLE STORAGE MEDIUM例文帳に追加

コンピュータに格納されたコンピュータプロセッサ命令として実装されている方法およびコンピュータにより読み取り可能な記憶媒体 - 特許庁

A person who implements a job efficiently collects required and sufficient information based upon an operating instruction from the processor 12.例文帳に追加

業務遂行者は、処理装置１２からの操作指示に基づき必要十分な情報を効率的に収集できる。 - 特許庁

The cross operation result written in the output register 42 is read out corresponding to the store instruction of the RISC processor 10.例文帳に追加

出力レジスタ４２に書き込まれたタスキ掛け演算結果は、ＲＩＳＣプロセッサ１０のストア命令により読み出される。 - 特許庁