「isolation diffusion」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

Thus, this pull-up transistor array can output a signal of high voltage and high current, an element isolation region is not required between the double diffusion transistors, and therefore an element can be integrated highly.例文帳に追加

これによって、このプルアップトランジスタアレイは高電圧及び高電流の信号を出力することができ、二重拡散トランジスタの間に素子分離領域が要求されないので、素子を高集積化することができる。 - 特許庁

Overall P+-type surface layers 6a and 6b are surrounded with an N+-type surface diffusion layer 4, by which a photocurrent is retrained from leaking out of the P+-type surface layers 6a and 6b to a P+-type isolation layer 3.例文帳に追加

また、Ｐ^+型表面拡散層６ａ，６ｂ全体をＮ^+型表面拡散層４により囲むことにより、Ｐ^+型表面拡散層６ａ，６ｂからＰ^+型分離層３への光電流のリークを抑制する。 - 特許庁

Therefore, if the pattern of the isolation film 32, which is opened by the diffusion of n-type or p-type impurities, is small, the diameter of the through-hole 31b can be sufficiently smaller than the diameter of the through-hole 31a.例文帳に追加

ゆえに、ｎ型またはｐ型不純物を拡散の際に開口する絶縁膜３２のパターンを小さいものにすれば、貫通孔３１ｂの径を貫通孔３１ａの径に比べて十分小さくすることができる。 - 特許庁

In the interlayer insulating film 32, an opening 33 for embedded wiring is etched for forming, while the opening 33 for embedded wiring is laid from the upper part of the diffusion layer 24 to the upper part of the element isolation insulating film 13, and a tungsten film 43 is embedded.例文帳に追加

層間絶縁膜３２に、埋め込み配線用の開口３３を拡散層２４上から素子分離絶縁膜１３上にまたがるようにエッチングにより形成し、タングステン膜４３の埋め込みを行う。 - 特許庁

To provide a method of manufacturing a semiconductor device which can reduce an influence on a breakdown voltage property by a crystal defect resulting from a high concentration oxygen introduced into a semiconductor substrate in connection with the isolation diffusion of an elevated temperature long time.例文帳に追加

高温長時間の分離拡散に伴って半導体基板に導入される高濃度酸素に起因する結晶欠陥による耐圧特性への影響を低減できる半導体装置の製造方法の提供。 - 特許庁

The isolation region 30 between the analog circuit region 10 and the digital circuit region 20 is constituted so as to comprise heavily doped P^+ type impurity regions 4 and an N type diffusion layer 2, which is formed so as to be apart from the impurity regions 4 and have portions of a P^- type substrate region 1 between the diffusion layer and the impurity regions.例文帳に追加

アナログ回路領域１０とデジタル回路領域２０との間の分離領域３０は、高不純物濃度のＰ^+ 型の不純物領域４と、不純物領域４から離間して間にＰ^- 型基板領域１の部分を有して形成されたＮ型の拡散層２とを具備して構成されている。 - 特許庁

The semiconductor device of one embodiment comprises a substrate having an element isolation region, a plurality of quadrangle active regions on the substrate, which are isolated by the element isolation region and each having an impurity diffusion region, and a large active region which is an assembly of the plurality of active regions having a contour shape including stepped portions.例文帳に追加

一実施の形態による半導体装置は、素子分離領域を有する基板と、前記素子分離領域に分離された、不純物拡散領域を有する前記基板上の複数の四角形の活性領域と、前記複数の活性領域の集合からなり、段差を含む輪郭形状を有する大活性領域とを有する。 - 特許庁

To provide a solid-state imaging device capable of achieving a decrease in number of saturation electrons of a light receiving element and prevention against color mixing due to spreading of an element isolation diffusion layer of a surface layer of a semiconductor substrate even when micromanufactured to a smaller size.例文帳に追加

微細化が進んだ場合においても半導体基板の表層における素子分離拡散層の拡がりに起因した受光素子の飽和電子数の低減および混色が防止可能な固体撮像装置を提供すること。 - 特許庁

The gate groove 4 has a shape of its opening end 4a defined by the element isolation region 3 in a channel-width direction, and is formed so as to be in contact with the pair of diffusion regions 5 respectively in a channel length direction E.例文帳に追加

ゲート溝４は、チャネル幅方向Ｄではその開口端４ａの形状が素子分離領域３により画定され、且つ、チャネル長方向Ｅでは一対の拡散領域５にそれぞれ接するように形成されている。 - 特許庁

To provide a method of manufacturing a flat cell-type memory semiconductor device which is capable of preventing a cell current from deteriorating and enhancing implanted element isolation ions in dose so as to reduce a leakage current between diffusion layers enough.例文帳に追加

セル電流の低下を防止することができると共に、拡散層間のリークを低減する素子分離イオン注入のドーズ量を十分高く確保することができるフラットセル型メモリ半導体装置の製造方法を提供する。 - 特許庁

To provide a semiconductor device which can easily obtain a structure holding reliability of an npn-type bipolar transistor mounted on a surface of a semiconductor substrate having a diffusion layer as an element isolation layer; and to provide its manufacturing method.例文帳に追加

素子分離層として拡散層を有する半導体基板の表面に搭載されるＮＰＮ型バイポーラトランジスタの信頼性を確保する構造を容易に得ることのできる半導体装置及びその製造方法を提供する。 - 特許庁

In the impurity diffusion region 17, a portion thereof which adjoins the region 141 of the border side is arranged between the source region 15 and the element isolation film 12, and contacted with the source region 15 and the region 141 of the border side.例文帳に追加

不純物拡散領域１７は、境界側の領域１４１と隣接する部分が、ソース領域１５と、素子分離膜１２との間に配置されるとともに、ソース領域１５と、境界側の領域１４１とに接する。 - 特許庁

After the thermal diffusion, when etching performs a pn junction isolation by using a substrate surface treatment apparatus, the semiconductor substrate 1 is installed in a conveyance roller 6 so that the upper side 7 of the semiconductor substrate 1 may turn to the up-stream conveyance direction.例文帳に追加

熱拡散後、基板表面処理装置を使用して、ｐｎ接合分離をエッチングによって行うとき、半導体基板１の上辺７が搬送方向上流側に向くように、半導体基板１を搬送ローラ６に設置する。 - 特許庁

As a result, the dimensions of the isolation structure are limited and defined, thereby allowing a higher packing density than obtainable using conventional processes which include the growth of an epitaxial layer and diffusion of dopant.例文帳に追加

その結果として、上記分離構造の寸法が制限かつ規定され、こうして、エピタキシャル層を成長させる工程とドーパントを拡散させる工程とを含む従来のプロセスを用いて得られるよりも高い実装密度を得ることができる。 - 特許庁

With such constitution, the layout of the isolation region is properly designed by a designer without visually measuring the distances, even if the characteristics of the transistors change according to the distances from the gate electrodes of the transistors to the ends of the diffusion layers.例文帳に追加

従って、トランジスタのゲート電極から拡散層の端までの距離に応じてトランジスタ特性が変化する場合であっても、設計者が目視にて前記距離を測ることなく、分離領域を適切にレイアウト設計できる。 - 特許庁

The gate electrode of the first high-voltage insulated-gate field effect transistor and the gate electrode of the second high-voltage insulated-gate field effect transistor are connected in common over the first element isolation insulating film, and the impurity concentration of the second impurity diffusion layer is higher than that of the first impurity diffusion layer.例文帳に追加

第１の高耐圧絶縁ゲート型電界効果トランジスタのゲート電極と第２の高耐圧絶縁ゲート型電界効果トランジスタのゲート電極とは、第１の素子分離絶縁膜上に跨って共通に接続されており、第２の不純物拡散層の不純物濃度は、第１の不純物拡散層の不純物濃度よりも高い。 - 特許庁

The bit line backing region S1 comprises bit line contact regions 9a including a part of the bit line diffusion layers 2 and having contacts 6, and a bit line contact isolation region 9b of the same conductive type as the substrate 1 interposed between the bit line contact regions 9a.例文帳に追加

ビット線裏打ち領域Ｓ１は、ビット線拡散層２の一部を含みコンタクト６を設けるビット線コンタクト領域９ａと、ビット線コンタクト領域９ａに挟まれ基板１と同一導電型のビット線コンタクト分離領域９ｂとを備える。 - 特許庁

To suppress diffusion of nitrogen and carbon contained in an inter-electrode insulating film via an application type element isolation insulating film to the side of an active region, directly below a gate insulating film, generation of fixed charge and adverse effects on the electrical characteristics of a device.例文帳に追加

電極間絶縁膜に含有される窒素や炭素が塗布型素子分離絶縁膜を介してゲート絶縁膜直下の活性領域脇に拡散して固定電荷を発生し、デバイスの電気的特性に悪影響を及ぼすことを抑制する。 - 特許庁

Thus, the contact plug can be formed without using a diffusion layer contact pattern, and also, since the fringe of the contact plug substantially coincides with a boundary between the element isolation area and the active area, the active area can be reduced.例文帳に追加

これにより、拡散層コンタクトパターンを用いることなく、コンタクトプラグを形成できるとともに、コンタクトプラグの周縁が素子分離領域と活性領域の境界と実質的に一致することから、活性領域を縮小することが可能となる。 - 特許庁

A separation groove 7 whose sidwall makes an acute angle of θ a with the surface of an n-type matrix 1 is formed on a isolation area of the surface of the n-type matrix 1 by etching, and a p-type diffusion region (emitting part) 5, etc., is formed on an LED array formation region.例文帳に追加

ｎ型基材１表面の分離領域に、エッチングにより、側壁がｎ型基材１表面に対し鋭角θａをなす分離溝７を形成し、またＬＥＤアレイ形成領域に、ｐ型拡散領域（発光部）５等を形成する。 - 特許庁

On the surface of the epitaxial layer 2, a high-concentration diffusion layer 13 made of an N-type impurity and an electrode extraction layer 14 are so formed between a low-concentration drain layer 9 and the insulating isolation layer 12 as to be adjacent to the layers 9 and 12.例文帳に追加

そして、エピタキシャル層２の表面であって、低濃度のドレイン層９と絶縁分離層１２との間に、それらの層に隣接してＮ型不純物から成る高濃度拡散層１３及び電極取り出し層１４が形成されている。 - 特許庁

In a manufacturing method for providing insulation (isolation) between the adjacent regions of an integrated circuit (10), guard layers (40, 68, 72, 88, 90, and 128) are provided on a field edge that is the interface between field oxide film regions (30, 54, and 92) and diffusion regions (14, 26, 52, 86, and 96) where dopant is introduced.例文帳に追加

集積回路(10)の隣接する領域間に絶縁（アイソレーション）を提供するための製造方法は、フィールド酸化膜領域(30,54,92)と、ドーパントが導入される拡散領域(14,26,52,86,96)との界面であるフィールドエッジ上にガード層(40,68,72,88,90,128)を設けることを含む。 - 特許庁

To provide a semiconductor device that suppresses deterioration in electric endurance characteristics and leak resistance characteristics caused by diffusion of a conductivity type impurity nearby a boundary in a semiconductor substrate between the semiconductor substrate and a device isolation region, and to provide a method of manufacturing the same.例文帳に追加

半導体基板内の半導体基板と素子分離領域との境界近傍における導電型不純物の拡散に起因する耐電圧特性や耐リーク特性の劣化を抑制する半導体装置およびその製造方法を提供する。 - 特許庁

A semiconductor device may include a semiconductor substrate; an element isolation region which is formed in the semiconductor substrate and includes an oxide layer and an oxidant diffusion prevention layer located on the oxide layer; a gate insulating film formed on the semiconductor substrate and the oxidant diffusion prevention layer; and a gate electrode formed on the gate insulating film.例文帳に追加

本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板内に形成され、酸化物層と、前記酸化物層上に位置する酸化剤拡散防止層とを有する素子分離領域と、前記半導体基板上および前記酸化剤拡散防止層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有する。 - 特許庁

An SiGe alloy layer 4 serving as a base layer and an n-type diffusion layer 5 serving as the emitter layer are provided on the active region 2a, and a groove 60 is formed on the surface of the region 2a between the SiGe alloy layer 4 and the element isolation film 3.例文帳に追加

活性領域２ａの上には、ベース層として機能するＳｉＧｅ合金層４およびエミッタ層として機能するｎ型拡散層５を設け、ＳｉＧｅ合金層４と素子分離膜３との間の活性領域２ａの表面に溝６０が設けられる。 - 特許庁

To provide a semiconductor device and its manufacturing method for eliminating the hardness of gate working due to the employment of an embedded type element isolation insulation film while restraining the fluctuation of characteristics due to the mutual diffusion of conductive impurities or the penetration of boron.例文帳に追加

導電性不純物の相互拡散や、ホウ素の突き抜けによる特性の変動を抑制しつつ、埋め込み型の素子分離絶縁膜を採用することによるゲート加工の困難性を解消することができる半導体装置およびその製造方法を提供する。 - 特許庁

On an element isolation region 101, that is, under a silicide formation preventing film 106, a nonreactive n-type polycrystalline silicon film 103A remains as a conductive diffusion preventing region which prevents an interdiffusion between the NiSi film 110A and the Ni_3Si film 110B.例文帳に追加

素子分離領域１０１上つまりシリサイド化防止膜１０６の下には、未反応のＮ型多結晶シリコン膜１０３Ａが、ＮｉＳｉ膜１１０ＡとＮｉ_3 Ｓｉ膜１１０Ｂとの間の相互拡散を防止する導電性拡散防止領域として残存する。 - 特許庁

In the reverse blocking insulated gate type bipolar transistor of which the substrate thickness is equal to 150 μm or less, a trench 23 formed on a first main surface side is used to form an isolation diffusion region 32.例文帳に追加

基板の厚さが１５０μｍ以下の逆阻止型絶縁ゲート形バイポーラトランジスタにおいて、第一主面側に形成した分離領域形成用トレンチ溝２３を利用して分離拡散領域３２が形成されている逆阻止型絶縁ゲート形バイポーラトランジスタとする。 - 特許庁

The element isolation region is a deep trench 15, consisting of a forward taper profile 13 and a bowing profile connecting to a lower part, and a boundary surface between the forward taper profile 13, and the bowing profile is arranged in the high concentration impurity diffusion semiconductor layer 1.例文帳に追加

素子分離領域は、順テーパ形状部１３及び下部に繋がるボーイング形状部からなるディープトレンチ１５であり、前記順テーパ形状部と前記ボーイング形状部との境界面は高濃度不純物拡散半導体層１内に配置されている。 - 特許庁

A p-n joint part between a p-type diffusion layer 2 and an n-type silicon substrate 1 is formed in an element formation area divided by an element isolation area 5 on the surface of a semiconductor substrate 1, and a radiation sensitive area is formed by the p-n joint part.例文帳に追加

半導体基板１の表面の素子分離領域５により区画された素子形成領域に、ｐ型拡散層２とｎ型シリコン基板１とのｐｎ接合部が形成されており、このｐｎ接合部により放射線有感領域が構成されている。 - 特許庁

In a semiconductor storage device, having an element isolation film formed in a silicon substrate 101 and a plurality of semiconductor memory cells formed between the element isolation films, there are provided conductive films 116a, 116b which are formed on the plane of the silicon substrate 101, and connect a source diffusion region 112 of at least two semiconductor memory cells.例文帳に追加

シリコン基板１０１中に形成された素子分離膜と、素子分離膜の間に形成された複数の半導体メモリセルとを有する半導体記憶装置であって、シリコン基板１０１の面上に形成されると共に少なくとも二つの半導体メモリセルのソース拡散領域１１２を接続する導電性膜１１６ａ，１１６ｂを備えたことを特徴とする半導体記憶装置を提供する。 - 特許庁

A gate electrode 15 is formed via a gate oxidized film 14 on a prescribed channel region 13 on a semiconductor substrate 11 enclosed with an element isolation oxide film 12, and a source/drain diffusion layer 16 is formed on the both-side substrates, and the gate electrode 15 is coated with dielectric 17.例文帳に追加

素子分離酸化膜１２に囲まれた半導体基板１１上における所定のチャネル領域１３上にゲート酸化膜１４を介してゲート電極１５、その両側の基板上にはソース／ドレイン拡散層１６が形成されゲート電極１５は絶縁膜１７で覆われている。 - 特許庁

A semiconductor device includes a substrate (semiconductor substrate 1) in which an element isolation region 3 for isolating an element formation region 2 from other regions is formed, a gate groove 4 formed in the element formation region 2, and a pair of diffusion regions 5 formed in the element formation region 2 and disposed separately from each other across the gate groove 4.例文帳に追加

素子形成領域２を他の領域と分離する素子分離領域３が形成された基板（半導体基板１）と、素子形成領域２に形成されたゲート溝４と、素子形成領域２にゲート溝４を挟んで離間して形成された一対の拡散領域５を有する。 - 特許庁

To continue linear amplification by keeping isolation between transmitting signals and preventing diffusion of adaptive predistortion processing even when one of high output amplifiers comprising a multi-port amplifier is failed in an adaptive predistortion type multi-port amplifier and a transmitting apparatus equipped with the same.例文帳に追加

適応プリディストーション型マルチポート増幅器及びそれを備えた送信装置に関し、マルチポート増幅器を構成する各高出力増幅器の中の１つが故障した場合でも、各送信信号の間のアイソレーションを保ち、適応プリディストーション処理の発散を防ぎ、線形増幅を継続可能にする。 - 特許庁

An isolation layer 6 for preventing the diffusion of base metallic materials constituting an internal electrode 1 is arranged on almost the whole face or one face of the part other than the part functioning as an element of a ceramic layer 2 (2a and 2b) being the outermost layer in the laminated direction of the internal electrode 1.例文帳に追加

内部電極１の積層方向において最外層となるセラミック層２（２ａ，２ｂ）の、素子として機能する部分以外の部分の、略全面に又は部分的に、内部電極１を構成する卑金属材料の拡散を防止するための遮断層６を配設する。 - 特許庁

A drain region of the N-type MOS transistor for protection against ESD is electrically connected to a drain contact region formed of an impurity diffusion region identical in conductivity with the drain region via a drain extension region formed of an impurity diffusion region identical in conductivity with the drain region disposed on a side face and a lower face of a trench isolation region.例文帳に追加

ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は、トレンチ分離領域の側面および下面に設置されたドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレイン延設領域を介して、ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレインコンタクト領域と電気的に接続している半導体装置とした。 - 特許庁

This fine particulate conveying mechanism having a suspension chamber 2 for holding a suspension containing fine particulates 1, and a fluidization mechanism 3 for fluidizing a fluid to convey the particulates 1 has a diffusion mechanism 4 communicated with the suspension chamber 2 to diffuse the particulates 1, and an isolation mechanism 5 communicated with the diffusion mechanism 4 to separate the particulates 1 one by one by applying force to the particulates 1.例文帳に追加

微粒子１を含む懸濁液を保持する懸濁液チャンバ２と、流体を流動する流動機構３を有し、微粒子１を搬送するための微粒子搬送機構において、上記懸濁液チャンバ２に連通し微粒子１を拡散する拡散機構４と、上記拡散機構４に連通し微粒子１に力を加えることで１個ずつ微粒子１を分離する単離機構５とを有する。 - 特許庁

By selecting an impurity concentration of the second selective impurity introduction region 18, the first conductivity type in the region expanded by a lateral impurity diffusion from the first selective impurity introduction region 17 is cancelled to suppress a practical expansion of the element isolation region 16 in a lateral direction.例文帳に追加

第２の選択的不純物導入領域１８の不純物濃度の選定によって第１の選択的不純物導入領域１７からの不純物の横方向拡散による広がり領域における第１導電型の打消しを行って、素子分離領域１６の横方向の実質的広がりを抑制する。 - 特許庁

To provide a method of fabricating a reverse-blocking insulated gate bipolar transistor which can reduce the occupation area ratio of an isolation region per chip, which becomes a problem even in the case of a thin wafer (semiconductor substrate) having a thickness of ≤150 μm, which can avoid the tradeoff between an on-voltage characteristic and turn-off loss, and also can reduce diffusion time.例文帳に追加

オン電圧特性とターンオフ損失とのトレードオフを回避できる１５０μｍ以下の薄いウェハ（半導体基板）の場合でも問題となる一チップあたりの分離領域の占有面積比率を小さくすることができ、拡散時間の短縮も図れる逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法の提供。 - 特許庁

The field effect transistor comprises an N-type epitaxially grown layer 2 provided on a P-type semiconductor substrate 1, a P^+-type isolation diffusion layer 4 provided on the layer 2 of the circumference of the FET forming unit to electrically independently form the FET forming unit, and a P^++-type gate diffused layer 5 provided on the surface side of the layer 2.例文帳に追加

Ｐ型の半導体基板１上にＮ型のエピタキシャル成長層２が設けられ、ＦＥＴ形成部を電気的に独立させるため、ＦＥＴ形成部周囲のエピタキシャル成長層２にＰ^+型の分離拡散層４が設けられ、そのエピタキシャル成長層２の表面側にＰ^++型のゲート拡散層５が設けられている。 - 特許庁

A gate electrode 15 is formed on a prescribed channel region 13 on a substrate 11 of a monocrystal Si enclosed with an element isolation oxide film 12 via a gate oxide film 14 of a combination structure, and a source/ drain diffusion layer 16 is formed away from the channel region 13 on the both-side substrates 11.例文帳に追加

素子分離酸化膜１２に囲まれた単結晶Ｓｉの基板１１上における所定のチャネル領域１３上には組み合わせ構成のゲート酸化膜１４を介してゲート電極１５が形成され、その両側の基板１１上にはチャネル領域１３を隔ててソース／ドレイン拡散層１６が形成されている。 - 特許庁

To provide a reverse blocking insulated gate type bipolar transistor for reducing the occupation area ratio of the isolation region per chip, which becomes a problem if the thickness of a thin wafer (semiconductor substrate) is equal to 150 μm or less, which can avoid the tradeoff between on voltage property and turn off loss, and also for shortening diffusion time, and its fabrication method.例文帳に追加

オン電圧特性とターンオフ損失とのトレードオフを回避できる１５０μｍ以下の薄いウェハ（半導体基板）の場合でも問題となる一チップあたりの分離領域の占有面積比率を小さくすることができ、拡散時間の短縮も図れる逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法の提供。 - 特許庁

More specifically, oxidation of adjacent SOI layers is prevented by preventing diffusion of oxygen at the interface of the SOI layer and the buried silicon oxide layer using a method for forming the nitrogen containing layer by ion implantation or a method for forming an amorphous silicon layer on the side wall of the isolation trench and forming a single crystal silicon layer through solid phase epitaxial growth.例文帳に追加

詳細には、イオン注入等の方法によって窒素含有層を形成する方法や、アモルファスシリコン層を素子分離用トレンチ側壁に積層し、これを固相エピタキシャル成長により単結晶シリコン層を形成する方法により、ＳＯＩ層と埋め込み酸化シリコン層との界面での酸素拡散を防止し、隣接したＳＯＩ層の酸化を防止する。 - 特許庁

This semiconductor device is provided with a contact hole 47, inside which a boundary between diffusion layers 41 and 42 and an element isolation region 12 is exposed, and a high melting-point metal layer (a titanium film 48) for covering the surface of a silicon substrate 11 exposed inside the contact hole 47 is formed into a thickness of 5 nm-11 nm.例文帳に追加

拡散層４１，４２と素子分離領域１２との境界が内部に露出する接続孔（コンタクトホール４７）を備えた半導体装置において、コンタクトホール４７の内面に露出するシリコン基板１１表面を被覆する高融点金属層（チタン膜４８）が５ｎｍ以上１１ｎｍ以下の膜厚に形成されているものである。 - 特許庁

The nonvolatile memory device includes: a semiconductor substrate; columnar gate electrodes formed on the semiconductor substrate; source/drain diffusion layers formed nearby a surface of the semiconductor substrate; nitride films for charge storage, formed on side surfaces of the gate electrodes; and element isolation regions formed in the semiconductor substrate.例文帳に追加

本発明に係る不揮発性メモリ装置は、半導体基板と；前記半導体基板上に形成された柱状のゲート電極と；前記半導体基板の表面付近に形成されたソース／ドレイン拡散層と；前記ゲート電極の側面に形成された電荷蓄積用の窒化膜と；前記半導体基板に形成された素子分離領域とを備える。 - 特許庁