「P-N junction」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

In a junction structure, P+type base regions 3 located on the both sides of a trench 5 are positioned at the lower part than the lowest position of an oxide film 8, and an N-type channel layer 6 is pinched between the two P+type base regions 3 from the both sides on the bottom of the trench 5.例文帳に追加

トレンチ５の両側に位置するＰ＋型ベース領域３を酸化膜８の最下方位置よりも下方に位置させ、トレンチ５の底面においてＮ−型チャネル層６を２つのＰ＋型ベース領域３で両側から挟みこんだジャンクション構造とする。 - 特許庁

According to this structure, a depletion layer at the PN junction between the p-type deep layer 10 and an n^--type drift layer 2 is significantly extended to the side of the n^--type drift layer 2 and thereby a high voltage caused by a drain voltage is hardly input into a gate oxide film 8.例文帳に追加

このような構造によれば、ｐ型ディープ層１０とｎ^-型ドリフト層２とのＰＮ接合部での空乏層がｎ^-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜８に入り込み難くなる。 - 特許庁

A plurality of connecting holes 24 which connect the n+-type semiconductor areas 20 of Zener diodes D1 and D2 to wiring 21 and 22 is not arranged in the central part of an n+-type semiconductor area 20, namely, an area forming a junction with a p+-type semiconductor area 6, but in the peripheral section of the area 20 having a deeper junction depth than the central part has.例文帳に追加

ツェナー・ダイオード（Ｄ_1、Ｄ_2）のｎ^+型半導体領域２０と配線２１、２２とを接続する複数の接続孔２４は、ｎ^+型半導体領域２０の中央部、すなわちｐ^+型半導体領域６と接合を形成している領域には配置されず、接合深さが中央部に比べて深い周辺部に配置される。 - 特許庁

This electron-emitting light-emitting element includes: a plurality of PN junction parts each having a depletion layer 34 having a predetermined thickness formed therein; an anode electrode 12 facing the depletion layer of the P-N junction part and separated from the depletion layer by a predetermined distance; and a phosphor layer 13 formed on the depletion layer 34 side of the anode electrode.例文帳に追加

所定厚さの空乏層３４が形成されたＰ−Ｎ接合部３１と、Ｐ−Ｎ接合部の空乏層に対向して所定間隔をおいて配置されたアノード電極１２と、アノード電極の空乏層３４側に形成された蛍光体層１３と、を備える。 - 特許庁

The imaging element includes, between a pair of electrodes, a photoelectric conversion film (a photosensitive layer) having a bulk hetero-junction structure layer as an intermediate layer, or a photoelectric conversion film having a structure comprising two or more repeated structures of pn junction layers respectively formed of p-type and n-type semiconductor layers.例文帳に追加

１対の電極間に、バルクヘテロ接合構造層を中間層とする光電変換膜（感光層）、又はｐ型半導体の層とｎ型半導体の層で形成されるｐｎ接合層の繰り返し構造の数を２以上有する構造を持つ光電変換膜を含有する撮像素子。 - 特許庁

The organic semiconductor part 5 comprises a p-type organic semiconductor material layer 7 and an n-type organic semiconductor material layer 6 having a pn-junction zone 12 in an approximate intermediate part 11 of the interelectrode region 10, and an organic light emitting material layer 8 arranged in the pn-junction zone 12.例文帳に追加

有機半導体部５は、電極間領域１０のほぼ中間部１１にＰＮ接合域１２を有するＰ型有機半導体材料層７およびＮ型有機半導体材料層６と、ＰＮ接合域１２に配置された有機発光材料層８とを備えている。 - 特許庁

Impurity concentration at a part adjacent to the pn junction side of diffusion layers (p-type diffusion separation walls) 14, 14a, 14b for electrically dividing the inside of a substrate through a pn junction is enhanced selectively near the substrate surface, where high-concentration regions (n^+-layer) 15a-15c are formed.例文帳に追加

ｐｎ接合を通じて基板内部を電気的に区画する拡散層（Ｐ型拡散分離壁）１４および１４ａおよび１４ｂのｐｎ接合側に近接する部分の不純物濃度を基板表面の近傍にて選択的に高めて、そこに高濃度領域（Ｎ^+層）１５ａ〜１５ｃを形成する。 - 特許庁

To provide a photodiode chip which has a structure, which can restrict tailing phenomenon due to optical current by light incident on a periphery of a p-n junction as a light-receiving region, and enhances optical response speed.例文帳に追加

受光領域であるｐｎ接合の周囲に入射した光による光電流に起因する裾引き現象を抑制できる構造を有し、光応答速度が向上されたフォトダイオードチップを提供する。 - 特許庁

The low-resistance region 31a is provided so as to extend along the side surface of a high-resistance region 31b and a side surface 29a of a resonator mesa 29, as well as, crossing the p-n junction 33 of the semiconductor spacer layers 19, 21.例文帳に追加

低抵抗領域３１ａは、半導体スペーサ層１９、２１のｐｎ接合３３を横切ると共に、高抵抗領域３１ｂの側面及び共振器メサ２９の側面２９ａに沿って設けられる。 - 特許庁

To enable a rapid operation of a super junction semiconductor device with a low on resistance and having a drift layer made of a parallel p-n layer allowing a current to flow in a on state and depleted in an off state.例文帳に追加

オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなるドリフト層を有する超接合半導体素子において、低オン抵抗でありながら高速な動作を可能にする。 - 特許庁

An N-type polycrystalline silicon region 103A and a P-type polycrystalline silicon region 103B are formed in a polycrystalline silicon film 103 as the gate electrode to be adjacent to each other with the PN junction boundary 105 interposed.例文帳に追加

ゲート電極となる多結晶シリコン膜１０３中に、ＰＮ接合境界１０５を挟んで隣接するようにＮ型多結晶シリコン領域１０３ＡとＰ型多結晶シリコン領域１０３Ｂとが形成されている。 - 特許庁

In one or more embodiments, the erase control unit applies voltage to the well to erase the memory cells in a manner that breaking down of p-n junction formed by transistors fabricated in the well is avoided.例文帳に追加

一つ以上の実施形態においては、消去制御部は、ウェル内に形成されたトランジスタによって形成されるｐｎ接合のブレイクダウンを回避する方法で、メモリセルを消去するためウェルに対して電圧を印加する。 - 特許庁

An electric field is applied to the resonance cavity (5) in order to vary the Q value of the resonator cavity (5), that is, to vary the transmission characteristics by an MOS effect or by the changes in the width of the depletion region in a p-n junction.例文帳に追加

共振キャビティ(５)のＱ値、したがって伝送特性、をＭＯＳ効果によるかまたはｐ−ｎ接合の空乏領域の幅の変化によって変えるため、共振キャビティ(５)に電場が印加される。 - 特許庁

A pn junction is formed by forming an n-type diffusion layer 3 on the light receiving surface side of a p-type polysilicon substrate 2, and an antireflection film 4 and a light receiving surface silver electrode 10 are formed, respectively, on the light receiving surface.例文帳に追加

ｐ型多結晶シリコン基板２の受光面側にｎ型拡散層３を形成することによりｐｎ接合を形成し、受光面には反射防止膜４および受光面銀電極１０をそれぞれ形成する。 - 特許庁

To provide a semiconductor evaluating apparatus, which measures and evaluates at high resolution a fine structure such as p-n junction position of a semiconductor and diffusion distance of minor carrier using a proximity field interaction.例文帳に追加

本発明は近接場相互作用を利用して半導体のｐ−ｎ接合位置や少数キャリアの拡散長等の微細構造を高分解能で測定して評価する半導体評価装置を提供する。 - 特許庁

To provide a particulate semiconductor fluorescent substance having not only excellent heat resistance but also electroconductivity, and including nitride particles in good crystallinity, having a quantum well structure and/or a p-n junction.例文帳に追加

熱安定性に優れる上に導電性を有し、且つ量子井戸構造及び又はｐｎ接合を有している結晶性の良い窒化物粒子を含んでいる粒子状の半導体蛍光体を提供すること。 - 特許庁

FUEL-ENCLOSED REGENERATING HYDROGEN/OXYGEN FUEL CELL APPLYING RECTIFYING ACTION OF P-N JUNCTION DIODE, BASED ON PRINCIPLE OF ELECTRIC DOUBLE-LAYER FORMATION BY CHEMICAL REACTION OF ACTIVE MATERIALS OF HYDROGEN ELECTRODE AND OXYGEN ELECTRODE WITH ELECTROLYTIC SOLUTION例文帳に追加

水素極、酸素極の活物質と電解液の化学反応による電気二重層形成の原理に基づき、ＰＮ接合ダイオードの整流作用を応用した燃料密閉再生型水素・酸素燃料電池 - 特許庁

Then, an n-type threshold control diffusion layer 17b having a relatively deep junction while both the sides are held by p-type source/drain regions 16b is formed on the semiconductor substrate 11 directly below the gate electrode 15b.例文帳に追加

そして、ゲート電極１５ｂ直下の半導体基板１１に両側をＰ型ソース・ドレイン領域１６ｂに挟まれ、相対的に接合深さの深いＮ型しきい値制御拡散層１７ｂが形成されている。 - 特許庁

To fabricate a high quality J-FET element by a simple manufacturing process by forming an N-channel type J-FET(junction field effect transistor) element in a P-well region, having each region of an NPN transistor for common use.例文帳に追加

Ｐウェル領域内にＮチャネル型のＪ−ＦＥＴ素子を形成し、且つＮＰＮトランジスタの各領域を共用して形成することにより、高性能のＪ−ＦＥＴ素子を簡素な製造工程で形成すること。 - 特許庁

When the organic field effect transistor is turned OFF, a reverse bias is applied to a pn junction interface between the n-type organic semiconductor film 3_1n and the p-type organic semiconductor film 3_2p to widen a depletion layer, so that a leakage current can be more reduced than usual.例文帳に追加

オフ時にはｐ形有機半導体膜３_２ｐとｎ形有機半導体膜３_１ｎとのｐｎ接合界面に逆バイアスがかかって空乏層が広くなるので、従来に比べて漏れ電流を低減できる。 - 特許庁

The semiconductor device thus formed has a horizontal hole structure on the border of the p-type semiconductor region and n-type semiconductor region of the sidewall, thereby breakdown voltage is improved at the pn junction.例文帳に追加

この結果、形成される半導体素子は、側壁のうちｐ型半導体領域とｎ型半導体領域の境界部分に横穴構造を有することになり、ｐｎ接合部における耐圧性が向上する。 - 特許庁

A junction field effect transistor 20 comprises an n-type semiconductor layer 1 including a channel region, a buffer layer 3 formed on the channel region, and p^+ regions 4a and 4b formed on the buffer layer 3.例文帳に追加

接合型電界効果トランジスタ２０は、チャネル領域を有するｎ型の半導体層１と、チャネル領域の上に形成された緩衝層３と、緩衝層３の上に形成されたｐ^+領域４ａ，４ｂとを備えている。 - 特許庁

To provide a thermoelectric conversion element capable of reducing contact resistance following junction between a p-type thermoelectric conversion material and an n-type thermoelectric conversion material, and to provide a thermoelectric conversion module and a method of manufacturing the thermoelectric conversion element.例文帳に追加

ｐ型熱電変換材料とｎ型熱電変換材料との接合に伴う接触抵抗を低減できる熱電変換素子、熱電変換モジュール、および熱電変換素子の製造方法を提供する。 - 特許庁

Upon injection of neutrons, the α rays generated at the ^10B diffusion layer 10 produce an electron-hole pair 16 at a depletion layer of the p-n junction 13, the electric charge of which is then collected to the analysis circuit portion for analysis.例文帳に追加

中性子の入射により^１０Ｂ拡散層１０で発生したα線は、ｐｎ接合１３の空乏層で電子−正孔対１６を発生し、その電荷は解析回路部に収集され、解析される。 - 特許庁

Then, an n-type threshold control diffusion layer 17a having a relatively shallow junction while both sides are held by p-type source/drain regions 16a is formed on the semiconductor substrate 11 directly below the gate electrode 15a.例文帳に追加

そして、ゲート電極１５ａ直下の半導体基板１１に両側をＰ型ソース・ドレイン領域１６ａに挟まれ、相対的に接合深さの浅いＮ型しきい値制御拡散層１７ａが形成されている。 - 特許庁

A protective diode 1 and a GaAsJFET 2 are integrated, by respectively connecting a p-n junction electrode 20 of the protective diode 1 to a gate electrode 30 and a source electrode 31 of the GaAsJFET 2.例文帳に追加

保護ダイオード１とＧａＡｓＪＦＥＴ２とは、保護ダイオード１のｐｎ接合電極２０を上記ＧａＡｓＪＦＥＴ２のゲート電極３０、ソース電極３１にそれぞれ接続させることで集積化されている。 - 特許庁

To provide a dopant diffusion barrier of a double layer, where a barrier layer to block internal diffusion is provided, diffusion of a dopant is blocked, even in the if there is absence of p-n junction formation, and thin-type does not prevent flow of current.例文帳に追加

内部拡散を阻止するバリヤ層を備え、ｐｎ接合の形成がなくてもドーパントの拡散を阻止でき、薄型であるために電流の流れを妨げることのない２重層のドーパント拡散バリアを提供する。 - 特許庁

On a bottom of a mesa containing the vicinity of a junction part between a mesa type second emitter layer and second base layer in the vicinity of a surface of the second base layer, an n-type low resistant gate region 5 is provided via a p-type region 7.例文帳に追加

第２のベース層の表面近傍の、メサ型の第２エミッタ層と第２のベース層との接合部近傍を含むメサの底部に、ｐ型の領域７を介在させてｎ型の低抵抗ゲート領域５を設ける。 - 特許庁

To prevent current leak from a junction interface between a P-layer and an N-layer which are exposed in a side wall of a trench or a vertical hole when electrochemically etching a semiconductor board from a trench, or a vertical hole part formed in a wafer with an N-type epitaxial layer on a P-type semiconductor board in a manufacturing method of a semiconductor pressure sensor.例文帳に追加

半導体圧力センサの製造方法において、Ｐ型半導体基板上にＮ型エピタキシャル層を有するウエハに形成されたトレンチもしくは垂直穴部分から半導体基板を電気化学エッチングする際に、トレンチもしくは垂直穴の側壁に露出するＰ層とＮ層との接合界面からの電流リークを防止する。 - 特許庁

The ZnO buffer layer 3 having small specific resistance is grown on a conductive Si substrate 2, and n-type GaN, n-type AlGaN, InGaN (light emitting), p-type AlGaN, and p-type GaN layers 4, 5, 6, 7, and 8 are successively grown, thus forming the semiconductor light emitting device 1 having double hetero junction structure.例文帳に追加

導電性Ｓｉ基板２の上に比抵抗の小さなＺｎＯバッファ層３を成長させ、ＺｎＯバッファ層３の上に順次ｎ型ＧａＮ層４、ｎ型ＡｌＧａＮ層５、ＩｎＧａＮ層（発光層）６、ｐ型ＡｌＧａＮ層７、ｐ型ＧａＮ層８を成長させることにより、ダブルへテロ接合構造の半導体発光素子１を形成する。 - 特許庁

The variable capacitance diode 111 includes a p type region 111p and an n type region 111n and the variable capacitance diode 111 adjusts the resonance frequency of the thin film bulk wave element 10 by the application of a voltage to the p type region 111p, the voltage being lower than the voltage applied to the n type region 111n so as to vary the capacitance of a thus formed pn junction.例文帳に追加

可変容量ダイオード１１１はｐ型領域１１１ｐとｎ型領域１１１ｎを備え、可変容量ダイオード１１１はｐ型領域１１１ｐをｎ型領域１１１ｎより低電圧とすることで形成されるｐｎ接合での容量を変化させて、薄膜バルク波素子１０の共振周波数を調整する。 - 特許庁

The light emitting element is constituted having a nitride gallium compound semiconductor layer 13 with a p-n junction, a conductive substrate 11 located in a p-side or an n-side of the semiconductor layer, and a reflection layer 12 which is located between the semiconductor layer and the substrate and has high resistance when compared to a substrate and a semiconductor layer being basically undoped with impurities.例文帳に追加

ｐ−ｎ接合を有する窒化ガリウム系化合物半導体層１３と、前記半導体層のｐ側もしくはｎ側に位置する導電性の基板１１と、半導体層と基板との間に位置し、基本的に不純物をドープしないことにより基板と半導体層とに比べて高抵抗とした反射層１２とを備えるように構成したものである。 - 特許庁

A current is supplied to the nanotube 1 between the second electrode 4 and the electrode 6 to heat the nanotube, so that adsorbed oxygens are desorpted from the nanotube to convert that heated region of the nanotube to an n type and to form a pn junction between the n type region and the not-conducted p type region 1 (Figure (c)).例文帳に追加

第２の電極４と通電加熱用電極６との間のｐ型カーボンナノチューブ１に通電して加熱し、吸着されていた酸素を脱着させ、この領域のカーボンナノチューブをｎ型化し、通電されずｐ型のままの領域１との間にｐｎ接合を形成する（図１（ｃ））。 - 特許庁

The junction gate field effect transistor comprises n-type source impurity region 3 and drain impurity region 4 connected with the opposite sides of an n-type channel forming impurity region 2, and p-type gate impurity region 6 and gate electrode 9 formed in the surface side region in the channel forming impurity region 2.例文帳に追加

たとえばｎ型のチャネル形成不純物領域２の一方と他方に接続したｎ型のソース不純物領域３とドレイン不純物領域４、チャネル形成不純物領域２内の表面側領域に形成されたｐ型のゲート不純物領域６およびゲート電極９を有する。 - 特許庁

Although, a parasitic diode is formed in the IGBT by PN junction of a p^+ collector region 1 and the n^+ type buffer layer 2, the n^+ type buffer layers 2 floating in an actual device are connected through the resistor 13.例文帳に追加

すなわち、ＩＧＢＴにはｐ^+型コレクタ領域１とｎ^+型バッファ層２とによるＰＮ接合によって寄生ダイオードが形成されることになるが、この寄生ダイオードのうち実際のデバイスではフローティング状態となる各ｎ^+型バッファ層２が抵抗１３を介して接続された構成とする。 - 特許庁

In this PN-type electron beam detector 100, a PN junction is composed of a P+-type diffusion layer 102 formed on the front face (on the lower side in Figure) of an N--type semiconductor substrate 101, while the rear face of the N--type semiconductor substrate 101 is an incident surface of the electron beam or the reflected electrons.例文帳に追加

Ｎ^-型半導体基板１０１の表面（図１中、下側）に形成されたＰ^+型拡散層１０２にてＰＮ型電子線検出器１００のＰＮ接合が構成され、Ｎ^-型半導体基板１０１の裏面が電子線又は反射電子の入射面となる。 - 特許庁

The junction type field effect transistor comprises a p-type semiconductor film 2 formed on the front side of an n-type semiconductor C substrate 1, an n-type semiconductor film 3 involving a channel region 4 formed thereon, source and drain regions 5, 6 formed at both sides of the channel region on the semiconductor film 3, and a gate electrode 13 in contact with the n-type semiconductor substrate.例文帳に追加

ｎ型半導体Ｃ基板１の表（おもて）面に成膜されたｐ型半導体膜２と、その上に形成されたチャネル領域４を含むｎ型半導体膜３と、ｎ型半導体膜の上であって、チャネル領域の両側に形成されたソース、ドレイン領域５,６と、ｎ型半導体基板に接して設けられたゲート電極１３とを備える。 - 特許庁

When a surge is inputted from the I/O pad, the surge is allowed to escape by utilizing the sharp concentration change in a p-n junction section, to be formed from the heavily-doped drain region 7b to a substrate region 1a.例文帳に追加

入出力パッドからサージが入力された場合には、高濃度ドレイン領域７ｂから基板領域１ａに形成されるｐｎ接合部の濃度変化が急峻なことを利用してサージを逃すように構成されている。 - 特許庁

In power MOSFETs, the total amount of impurities in an n pillar layer 3 having a super junction structure and that of impurities in a p pillar layer 4 is set to be smaller than that at the center in the longitudinal direction at the edge of the side of a source electrode 9.例文帳に追加

パワーＭＯＳＦＥＴにおいて、スーパージャンクション構造をなすｎピラー層３の不純物量とｐピラー層４の不純物量との和を、ソース電極９側の端部において縦方向中央部よりも低くする。 - 特許庁

Desirably, the diode has a structure in which p-n junction parts 6 are separated by a multiplicity of grooves 7 made deep in a step-wise manner, from end parts of the element toward the center and the interior of the grooves 7 is filled with silicone rubber.例文帳に追加

このダイオードとしては、素子端部から中心に向かって段階的に深くなった多数個の溝７によりｐｎ接合部６が分離され、この溝７内部にシリコーンゴムが埋まった構造を有するものが好適である。 - 特許庁

To provide a GaN-based LED chip excellent in light extracting efficiency which can be configured by subsequently laminating an n-type layer and a p-type layer on a substrate to form a laminate structure including a light emitting portion of pn-junction type.例文帳に追加

基板上にｎ型層とｐ型層を順次積層してｐｎ接合型の発光部を含む積層構造体を形成することにより構成される、光取出し効率に優れたＧａＮ系ＬＥＤチップを提供すること。 - 特許庁

To eliminate the variation of the state of a PN junction caused by the positioning deviation of an implantation mask when forming an N-type region and a P-type region adjacent to each other in the semiconductor layer of an SOI substrate by an ion implantation method.例文帳に追加

ＳＯＩ基板の半導体層に互いに隣接するＮ型領域及びＰ型領域をイオン注入法によって形成する際に、注入マスクの位置合わせずれに起因するＰＮ接合の状態の変動をなくす。 - 特許庁

To realize effective utilization of incident light and increase a light reception efficiency by causing light incident to an electrode or guard ring, which has been a cause of light interruption in the prior art, to reach a light receiving part (p-n junction part).例文帳に追加

従来、遮光の原因となっている電極やガードリングに対し、その部分に入射される光を受光部（ｐ−ｎジャンクション部）に到達させることで入射光の有効活用を図り、受光効率をアップさせる。 - 特許庁

A power connection terminal 15a and a substrate connection terminal (grounding terminal) 15b of a semiconductor integrated circuit are used as output terminals to extract an electromotive force generated in an p-n junction formed in the semiconductor integrated circuit.例文帳に追加

半導体集積回路の電源接続用端子１５ａと基板接続端子（接地端子）１５ｂとを出力端子として、半導体集積回路内に形成されているｐｎ接合部で発生する起電力を取り出す。 - 特許庁

The polysilicon diode layer 16A is formed so that the p-n junction may be formed only a (first) part of the polysilicon diode layer 16A located above a guard ring 9 forming an electric field relaxation structure for holding a withstanding voltage of the IGBT.例文帳に追加

ＩＧＢＴの耐圧保持のための電界緩和構造を成すガードリング９の上方に位置するポリシリコンダイオード層１６Ａの部分（第１部分）にのみｐｎ接合が配置される様に、ポリシリコンダイオード層１６Ａを形成する。 - 特許庁