「conversion clock」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The timing control circuit device is constituted of a rough timing control circuit CDLL11 for roughly adjusting a phase difference between an input clock signal and an output clock signal, a fine timing control circuit FDLL11 for finely adjusting the phase difference and a rough/fine conversion circuit CONV11 for transmitting a clock signal from the circuit CDLL11 to the circuit FDLL11.例文帳に追加

入力クロック信号と出力クロック信号の位相差を粗調整する粗調タイミング制御回路CDLL11と位相差を微調整する微調タイミング制御回路FDLL11とCDLL11からFDLL11へクロック信号を伝達する粗調微調変換回路CONV11から構成される。 - 特許庁

To reduce a radiation noise level by controlling a spread spectrum clock and to prevent deterioration in image quality that appears on an image as the side effect of the spread spectrum clock, when reading an image signal by means of a photoelectric conversion means using a spectrum-spreaded reference clock.例文帳に追加

周波数拡散された基準クロックを用い、光電変換手段で画像信号を読取るに際し、周波数拡散クロックを制御し放射ノイズレベルを低減させ、かつ周波数拡散クロックの副作用として画像に現れる画質の低下を防止する。 - 特許庁

In a parallel-serial conversion circuit, a clock propagation path is formed to sequentially give a reference clock signal or a clock signal which is obtained by frequency-converting the reference clock signal, corresponding to each of operational frequencies from the data converter of a first stage to the data converter of a final stage when operating multistage connected data converters in accordance with timing of the clock signal.例文帳に追加

パラレル−シリアル変換回路では、多段接続したデータ変換部をクロック信号のタイミングに従って動作させる際に、各々の動作周波数に対応した、基準クロック信号または該基準クロック信号を周波数変換したクロック信号が、初段のデータ変換部から最終段のデータ変換部に順次与えられるようにクロック伝搬経路が形成されている。 - 特許庁

In the conversion part 4, the data inputted from the communication device 2 are sampled at fixed clock timing, converted to serial data by multiplexing a waveform and outputted through a transmission line 1 to a conversion part 5.例文帳に追加

変換部４は、通信装置２から入力されるデータを一定クロックタイミングでサンプリングし、波形を多重化することによりシリアルデータに変換し、伝送路１を介して変換部５に出力する。 - 特許庁

A frequency ratio detector 1 detects a ratio J of a frequency of an input clock signal fsin corresponding to a sampling rate of an input signal to a frequency of an output clock signal fso corresponding to a sampling rate of an output signal and gives the frequency ratio J to a digital trifler 2, a selector 3 and a sampling rate conversion section (fs conversion section) 4.例文帳に追加

周波数比検出器１が入力信号のサンプリングレートに対応した入力クロック信号fsinと出力信号のサンプリングレートに対応した出力クロック信号fsoの周波数比Ｊを検出し、デジタルフィルタ２、セレクタ３、サンプリングレート変換部（ｆｓ変換部）４へ送出する。 - 特許庁

In the parallel/serial conversion circuit 5, the parallel data with bits of a predetermined number (n) synchronized with a first clock signal CLK1 and the parallel data with the arbitrary number of bits selected from (m) bits are input to a parallel/serial conversion section 25, and the serial data DOUT of n+m bits are output synchronously with a second clock.例文帳に追加

パラレル／シリアル変換回路５は、第１のクロック信号CLK1に同期する、所定数ｎビットのパラレルデータ及びｍビットから選択される任意のビット数のパラレルデータをパラレル／シリアル変換部２５に入力し、第２のクロックに同期させてｎ＋ｍビットのシリアルデータDOUTを出力する。 - 特許庁

Two values of a digital signal S20 outputted from a digital signal generating circuit 20 are switched at a comparatively fast clock cycle such as a clock cycle of, e.g. A-D conversion and a subtractor circuit 33 detects a difference S33 of residue signals S16 after digital conversion outputted from an A-D conversion circuit 16 corresponding to the two values, respectively.例文帳に追加

ディジタル信号発生回路２０において、例えばＡ／Ｄ変換のクロックサイクル毎といった比較的速いサイクルでディジタル信号Ｓ２０の２つの値が切り替えられ、この２つの値にそれぞれ対応してＡ／Ｄ変換回路１６から出力されるディジタル変換後の残差信号Ｓ１６の差分Ｓ３３が、減算回路３３において検出される。 - 特許庁

A receiver is provided with a clock oscillator 105 that can select the output frequency of A/D conversion independently of the sampling rate of the A/D conversion, interpolation filters 101 and 102 perform rate conversion of the common mode and orthogonal components of a band-limited baseband by using resample processing by this output clock to be the signal of a desired sampling rate, and demodulation processing is subsequently carried out.例文帳に追加

Ａ／Ｄ変換のサンプリングレートとは独立にその出力周波数を選定できるクロック発振器１０５を設け、この出力クロックによるリサンプル処理を用いて、帯域制限されたベースバンドの同相及び直交成分をインターポレーションフィルタ１０１、１０２でレート変換し、所望のサンプリングレートの信号としたのち復調処理を行う。 - 特許庁

The high speed logic circuit 2 includes a parallel/serial conversion circuit 3, a first parallel interface 4 for interfacing an external circuit with the parallel/serial conversion circuit 3, a sampling clock generation circuit 7, a serial/parallel conversion circuit 5, and a second parallel interface 6 for interfacing the serial/parallel conversion circuit 5 with the external circuit.例文帳に追加

高速ロジック回路２は、パラレル／シリアル変換回路３と、外部回路とパラレル／シリアル変換回路３との間のインターフェースとなる第１のパラレルインターフェース４と、サンプリングクロック生成回路７と、シリアル／パラレル変換回路５と、シリアル／パラレル変換回路５と外部回路との間のインターフェースとなる第２のパラレルインターフェース６を含む。 - 特許庁

Thus, a single-slope A/D conversion process can be performed without using a high speed reference clock oscillator or an analog waveform generator.例文帳に追加

このため、高速な参照クロック発生器やアナログ波形発生器を用いることなく、単一スロープ型Ａ／Ｄ変換処理を行うことができる。 - 特許庁

To provide a solid-state imaging device wherein accuracy of clock waveform to a row circuit is improved, and higher speed and higher accuracy of AD conversion are attained.例文帳に追加

列回路へのクロック波形の精度を向上し、ＡＤ変換の高速化と高精度化を実現する固体撮像装置を提供する。 - 特許庁

For the purpose, provided are a clock conversion unit 26, a distribution unit 32, a first selector 31, a second selector 27, and a control unit for output modes.例文帳に追加

そのために、クロック変換部２６と、振り分け部３２と、第１のセレクタ３１と、第２のセレクタ２７と、出力モードの制御部とを備える。 - 特許庁

To provide a fault detector for an A/D converter for detecting a fault of an A/D converter for synchronizing with an external clock to perform A/D conversion.例文帳に追加

外部クロックに同期してＡＤ変換するＡＤ変換器の故障を検出するＡＤ変換器の故障検出装置を提供する。 - 特許庁

To provide a "signal processor" and a "signal processing method" for surely performing D-A conversion even if a system clock is broken on the way.例文帳に追加

システムクロックが途中で途切れるような場合でも、確実にＤ／Ａ変換できる「信号処理装置」及び「信号処理方法」を提供する。 - 特許庁

To provide a parallel/serial conversion circuit capable of varying the frequency ratio of both clock frequencies in converting parallel data into serial data.例文帳に追加

パラレルデータからシリアルデータへの変換に際して、双方のクロック周波数について周波数比を可変にするパラレル／シリアル変換回路を提供する。 - 特許庁

A parallel-series conversion circuit 12 converts the second parallel data into a series data following a reference clock RCLK higher than DCLK.例文帳に追加

並直列変換回路１２は、ＤＣＬＫをより高速な基準クロックＲＣＬＫに従って第２並列データを直列データに変換する。 - 特許庁

A composite video signal Scomp2 is subjected to signal processing by the analog-digital conversion circuit 12 and the decoding circuit 14 based on the clock signal Sclk.例文帳に追加

コンポジットビデオ信号Ｓｃｏｍｐ２は、クロック信号Ｓｃｌｋに基づいて、アナログ・デジタル変換回路１２とデコーダ回路１４で信号処理される。 - 特許庁

The analog/digital converter circuit captures an analog input A100 at the 1st clock and executes/completes the analog/digital conversion at 2 to (N+1) sets of clocks.例文帳に追加

ＡＤ変換回路は、クロックの１個目でアナログ入力Ａ１００を取りこみ、２〜Ｎ＋１個のクロックでＡＤ変換を実施・完了する。 - 特許庁

A parallel-serial conversion unit 22 of a transmitting circuit 20 multiplexes n signals synchronizing with a transmission clock which is a high speed of n times (n is two or more integer) or more than a synchronization clock CK_SYNC, and converts to a serial form.例文帳に追加

送信回路２０のパラレルシリアル変換部２２は、同期クロックＣＫ＿ＳＹＮＣよりもｎ倍（ｎは２以上の整数）以上高速な伝送クロックに同期してｎ本の信号を多重化してシリアル形式へ変換する。 - 特許庁

An input part of a clocked inverter (CIV) for sampling an input signal (IN), then activating the input signal and performing level conversion is provided with a MOS (metal oxide semiconductor) capacitor of receiving a clock signal (CLK) complementary to a sampling clock signal (/CLK).例文帳に追加

入力信号（ＩＮ）をサンプリングした後活性化されて、レベル変換を行なうクロックドインバータ（ＣＩＶ）の入力部に、サンプリングクロック信号（／ＣＬＫ）と相補なクロック信号（ＣＬＫ）を受けるＭＯＳキャパシタを設ける。 - 特許庁

A system controller 8 of the scanning laser microscope device outputs an A/D conversion clock (a) to an A/D converter 12 of the photometric apparatus 7 and outputs a pixel clock (p) to an arithmetic unit 13 of the photometric apparatus 7.例文帳に追加

走査型レーザ顕微鏡装置のシステムコントローラ８はＡ／Ｄ変換クロックａを測光装置７のＡ／Ｄ変換器１２に出力し、画素クロックｐを同じく測光装置７の演算装置１３に出力する。 - 特許庁

Operations for holding and outputting the conversion result by the flip-flop 15 are performed at the rise of a frequency-divided clock generated by dividing the frequency of an A/D clock by a frequency dividing circuit 16 and suppressed in other timing.例文帳に追加

フリップフロップ１５による変換結果の保持および出力動作は、Ａ／Ｄクロックが分周回路１６で２分周された２分周クロックの立ち上がりタイミングで行われ、他のタイミングでは抑制される。 - 特許庁

An A/D converter 14 converts the voltage into a four-bit digital signal, synchronizes the conversion result with a clock signal 105 which is a clock from the outside, and outputs it to the outside through a data line 104.例文帳に追加

Ａ／Ｄ変換器１４はその電圧を４ビットのディジタル信号に変換し、その変換結果を外部からのクロックであるクロック１信号１０５に同期して、データ線１０４を介して外部に出力する。 - 特許庁

The oscilloscope 23 is connected to a pad 11a on the ASIC 7 side on the clock line 11 and observes the waveform of the signal propagated on the clock line 11 from the ASIC 7 toward the AD conversion circuit 9.例文帳に追加

オシロスコープ２３は、クロックライン１１上のＡＳＩＣ７側のパッド１１ａに接続され、ＡＳＩＣ７からクロックライン１１上をＡＤ変換回路９側に伝播する信号の波形を観測するための装置である。 - 特許庁

A communication terminal device capable of reproducing audio data includes: a reproduction part for reproducing audio data; an oscillation part for generating a system clock; and a frequency conversion part for converting the sampling frequency of the audio data into a frequency that can be reproduced in the frequency of the system clock.例文帳に追加

本発明では、携帯端末装置に最低限必要とされるシステムクロックから容易に生成可能なマスタクロックに合わせてデジタルＡｕｄｉｏデータのｆｓ周波数を変換して再生するものである。 - 特許庁

A delay circuit 13 receives an AD conversion clock ADCLK which is delayed by the amount corresponding to one period of a spread clock SSCG_CLK by a flip flop 14, and executes the same delay correction as the delay circuit 12.例文帳に追加

遅延回路１３は、フリップフロップ１４によって拡散クロックＳＳＣＧ＿ＣＬＫの１周期分遅延されたＡＤ変換クロックＡＤＣＬＫを入力され、遅延回路１２と同様に遅延補正を行う。 - 特許庁

To provide a sampling conversion device capable of sampling-converting input data and outputting the resulting data, so as to be in synchronism with the clock that has a frequency different from that of an input clock, and reducing the error of output sample data.例文帳に追加

入力クロックと異なる周波数のクロックに同期するように、入力データをサンプリング変換して出力できるとともに、出力サンプルデータの誤差を低減できるサンプリング速度変換装置を提供する。 - 特許庁

When the second clock or external supply clock is selected as the reference clock, the conversion apparatus 10 does not send an AIS (Alarm Indication Signal) to the radio base station main device 101 and sends a frame synchronous signal out on condition that loss of synchronization does not occur in the reference signal even in case of missing of an IP packet.例文帳に追加

変換装置１０は、第２のクロック又は外部供給クロックを基準クロックとした場合、ＩＰパケットの欠落が発生しても基準クロックの同期はずれが発生していなければＡＩＳを無線基地局主装置１０１へ送出せず、フレーム同期信号を送出する。 - 特許庁

A clock control part 200 sets an A/D conversion clock CKADC used at a column ADC26 of a column processing part 25 and a data output clock CKout, used at a data outputting part 28 which outputs the digital data outside converted at the column ADC26 at the same frequency.例文帳に追加

クロック制御部２００は、カラム処理部２５のカラムＡＤＣ２６にて使用されるＡＤ変換クロックＣＫADC と、カラムＡＤＣ２６で変換されたデジタルデータを外部に出力するデータ出力部２８にて使用されるデータ出力クロックＣＫout とを、同一の周波数に設定する。 - 特許庁

The clock data recovery circuit has a SerDes circuit 101 for receiving a serial data and a reference SerDes circuit 102 for receiving a parallel running clock signal, wherein the SerDes circuit 101 carries out serial-parallel conversion of the serial data received by a regenerated clock which is phase-controlled using a phase control signal P_CS generated by the reference SerDes circuit 102.例文帳に追加

シリアルデータを受信するSerDes回路101と、並走クロック信号を受信する参照SerDes回路102とを有し、SerDes回路101は、参照SerDes回路102の生成した位相制御信号P_CSを用いて位相制御された再生クロックにより受信したシリアルデータの直列並列変換を行う。 - 特許庁

A switch part switches a clock frequency to be a reference when outputting the frame including the payload area converted by the conversion part from a clock frequency corresponding to the first network to a clock frequency corresponding to a second network to be the object of outputting the frame.例文帳に追加

切替部は、変換部によって変換されたペイロード領域を含むフレームを出力する際の基準となるクロック周波数を、第１のネットワークに対応するクロック周波数からフレームを出力する対象となる第２のネットワークに対応するクロック周波数に切り替える。 - 特許庁

The S/P conversion circuit is provided with: the elastic store 1 for processing received serial data in response to a phase of an internal clock and providing an output of data at a slowed-down operating speed; and S/P conversion circuits 2a to 2d for converting the data from the elastic store 1 into parallel data.例文帳に追加

シリアルデータを内部のクロック位相に乗せ換え、動作速度を落として出力するエラスティックストア１と、エラスティックストア１からのデータをパラレルデータに変換するＳ／Ｐ変換回路２ａ〜２ｄとを備えた。 - 特許庁

The video signal processor 50 includes: a clock generation circuit 4; an A-D conversion circuit 11; an A-D conversion circuit 12: a decoding circuit 13; a decoding circuit 14; a multiplexer 15; a demultiplexer 16; and a display control part 17.例文帳に追加

映像信号処理装置５０には、クロック発生回路４、ＡＤ変換回路１１、ＡＤ変換回路１２、デコード回路１３、デコード回路１４、マルチプレクサ１５、デマルチプレクサ１６、及び表示制御部１７が設けられる。 - 特許庁

To make it possible to convert also a parallel data signal having no periodicity by using a parallel/serial(P/S) conversion clock making it unnecessary to adjust periodical deviation from a parallel signal.例文帳に追加

パラレル信号との周期ずれの調整が不要なパラレル／シリアル変換用クロックを用い、周期的でないパラレルデータ信号も変換可能にする。 - 特許庁

To control a phase of a sampling clock signal used for analog/digital conversion on the basis of an offset level of a burst signal and burst data at a phase point of 0-degree.例文帳に追加

Ａ／Ｄ変換に使用するサンプリング用クロック信号の位相をバースト信号のオフセットレベルと位相点０度のバーストデータとをもとに制御する。 - 特許庁

To shorten a data conversion time of an A/D converter when a broadcasting station is searched for and to reduce noise due to a clock signal during reception.例文帳に追加

放送局をサーチするときのＡ／Ｄコンバータのデータの変換時間を短縮し、かつ受信時のクロック信号によるノイズを低減することである。 - 特許庁

The reference transmission path 21 is connected to a pad 11b on the AD conversion circuit 9 side on the clock line 11, and has regulated characteristic impedance and line length.例文帳に追加

基準伝送路２１は、クロックライン１１上のＡＤ変換回路９側のパッド１１ｂに接続され、特性インピーダンス及び線長が規定されている。 - 特許庁

To provide a conversion apparatus for maintaining clock synchronism between an IP network and a synchronous communication network even if abnormality occurs to the IP network.例文帳に追加

ＩＰ網に異常が発生した場合であっても、ＩＰ網と同期通信網との間のクロック同期を維持することが可能な変換装置を提供する。 - 特許庁

A/D conversion means 32b and displacement computing means 32a use clock to convert the displacement from the optical sensor into digital displacement data and then output it.例文帳に追加

Ａ／Ｄ変換手段３２ｂ及び変位算出手段３２ａは、光センサからの変位をクロックでデジタルの変位データに変換して出力する。 - 特許庁

A clock provided with this conversion circuit 20 is provided, and two-way communication is performed between a radiation unit and receiver unit by acoustic wave.例文帳に追加

本発明は上記のような変換機回路（２０）を備えた時計に関し、また放射ユニットおよび受信器ユニット間の音波による双方向通信に関する。 - 特許庁

An A-D converter 1 converts a analog video signal VI into a digital video signal in response to a sampling clock SCK, and sends it to a resolution conversion circuit 2.例文帳に追加

Ａ／Ｄ変換器１はアナログの映像信号ＶＩをサンプリングクロックＳＣＫに応答してデジタルの映像信号に変換し、解像度変換回路２に与える。 - 特許庁

An FPN (Fixed Pattern Noise) memory 14 stores a digital pixel signal in a dark state outputted from a logarithmic conversion solid-state imaging element 11 on the basis of the scanning clock.例文帳に追加

ＦＰＮメモリ１４は、走査クロックに基づいて対数変換型固体撮像素子１１から出力された暗時のディジタル画素信号を記憶する。 - 特許庁

A conversion process by the modulator 302 is synchronized by a clock generator 314.例文帳に追加

ゲインマルチプレクサは、該対の信号を、ゲインレジスタとマイクロプロセッサインターフェイスバスとによって生成される選択信号に基づいて、アナログ変調器に選択的に供給する。 - 特許庁

To provide a data rate conversion circuit capable of converting a data rate without being influenced by the timing of input and output clock signals and without generating an error in output data.例文帳に追加

入力側と出力側のクロック信号のタイミングに影響されず、出力データに誤りを生じないデータ速度変換回路を提供する。 - 特許庁

To provide an analog-digital conversion circuit which satisfies simultaneously the requirement of high sample rate and broad range of bit number without using a clock distribution phase shifter.例文帳に追加

クロック分配移相器を用いることなく、高いサンプルレート、幅広いビット数の要求を同時に満たすアナログ・ディジタル変換回路を低コストで提供する。 - 特許庁