「conversion clock」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

To provide a signal multiplexing circuit (parallel/serial conversion circuit) which multiplexes, in time division manner, N pieces of low speed signals into a single high speed signal, in which, especially, a high speed clock is not used at a final stage of the multiplexing circuit to abolish timing constraint.例文帳に追加

Ｎ本の低速信号を１本の高速信号に時分割多重化する信号多重化回路に関し、特に、多重化回路の最終段で高速クロックを使わないことでタイミング制約を無くした信号多重化回路（パラレル／シリアル変換回路）を提供する。 - 特許庁

And data is converted to serial data by parallel-serial conversion circuits P-Se and P-So and successively outputted synchronizing with rise and fall of a basic clock CLK by a multiplexer MUX, and applied to a NMOS transistor NTR of an open drain output circuit.例文帳に追加

そして、パラレル−シリアル変換回路Ｐ−Ｓｅ及びＰ−Ｓｏでシリアルデータに変換してマルチプレクサＭＵＸで基本クロックＣＬＫの立上りと立下りに同期して順次出力し、オープンドレイン出力回路のＮＭＯＳトランジスタＮＴＲに印加する。 - 特許庁

The bit conversion operation in each comparator circuit is finished until each latch circuit 105 enters the latching operation corresponding to latching clock signals CLKi (i=1 to n) generated while having relatively delays during the hold operating period of the sample-hold circuit 104.例文帳に追加

この各比較回路におけるビット変換動作は、サンプルホールド回路１０４のホールド動作期間内に相対的に遅延を持って発生するラッチ用クロック信号ＣＬＫｉ（ｉ＝１〜ｎ）によって対応する各ラッチ回路１０５がラッチ動作に入るまでには終了する。 - 特許庁

When a serial-parallel conversion unit 32 of a receiving circuit 30 converts a signal of the serial format to that of a parallel format synchronizing with a transmission clock CK_TRS, the signal is outputted to a succeeding circuit one by one according to the timing of each signal received in the serial form.例文帳に追加

受信回路３０のシリアルパラレル変換部３２は、伝送クロックＣＫ＿ＴＲＳに同期して、シリアル形式の信号を、パラレル形式の信号に展開する際、シリアル形式にて受信した各信号のタイミングに応じて、順次、後段の回路へ出力する。 - 特許庁

To enhance the conversion speed of a successive approximation A/D converter with a variable bit depth by selecting a clock signal for driving the successive approximation A/D converter, based on number of generated bits for expressing digital coding.例文帳に追加

本発明は、生成されるデジタル符号化表現のビット数に基づいて逐次近似ＡＤＣを駆動するクロック信号の選択することなどによって、可変ビット深さ逐次近似ＡＤＣの変換速度を向上させる技法を提供することを課題とする。 - 特許庁

The clock distribution device is constituted by mutually connecting an RF clock driver 10 for supplying an RF signal to respective nodes 20 and plural couplers 30 for transmitting the RF signal supplied from the driver 10 to respective nodes 20 in a H-tree structure and the input terminal of each node 20 is provided with a digital pulse conversion means for converting the RF signal inputted through respective couplers 30 into a digital pulse.例文帳に追加

ノード２０，２０…に対してＲＦ信号を供給するＲＦクロックドライバ１０と、該ＲＦクロックドライバ１０にて供給されるＲＦ信号を各ノード２０，２０…へ伝送するカプラ３０，３０…とをエッチツリー構造に接続することにより構成され、各ノード２０，２０…夫々の入力端にはカプラ３０，３０…を介して入力されたＲＦ信号をデジタルパルスに変換するデジタルパルス変換手段が備えられている。 - 特許庁

The PLL circuit is a closed loop circuit and therefore, if the slight sine wave subjected to the frequency modulation by the down conversion presence identification information outside the closed loop characteristic band from the outside is added thereto, the signal becomes disturbance and the clock subjected to the frequency modulation in the edge portion according to the sine wave is outputted.例文帳に追加

ＰＬＬ回路は閉ループ回路であるから、外部から閉ループ特性帯域外のダウンコンバート有無識別情報で周波数変調された微少な正弦波を加えるとその信号は外乱となり、エッジ部分が正弦波に応じて周波数変調されたクロックが出力される。 - 特許庁

A pixel number conversion circuit 9 which converts the number of pixels is provided so that plural digital video signals whose frame frequencies are different can be processed with a common clock frequency by replacing the difference of a frame frequency with the difference of the number of pixels about the plural digital video signals whose frame frequencies are different.例文帳に追加

フレーム周波数が異なる複数のディジタル映像信号に対して、フレーム周波数の違いを画素数の違いに置き換え、フレーム周波数が異なる複数ディジタル映像信号を共通のクロック周波数で処理できるように、画素数の変換を行なう画素数変換回路９を設ける。 - 特許庁

This display device has a serial-parallel conversion part which converts the digital serial data inputted through a connector for digital data transmission into parallel data and measures the horizontal frequency and vertical frequency of the input video signal and pixel clock to decide the signal by a decision part according to the measurement result.例文帳に追加

デジタルデータ伝送用コネクタを通して入力されたデジタルシリアルデータをシリアルパラレル変換するシリアルパラレル変換部を有し、入力映像信号の水平周波数と垂直周波数と画素クロックを測定し、その測定結果に基づき判断部にて信号判別を行う。 - 特許庁

To solve a problem that the power consumption of a drive circuit of an inputted counter data signal increases when a clock frequency is raised in a latch circuit with an SRAM structure or a DRAM structure, in a column-parallel AD conversion circuit constituted of a comparator and a latch circuit that takes a counter value therein.例文帳に追加

比較器とカウンタ値を取り込むラッチ回路で構成される列並列ＡＤ変換回路において、ＳＲＡＭ構成またはＤＲＡＭ構成のラッチ回路ではクロック周波数を高くすると入力するカウンタデータ信号の駆動回路の消費電力が大きくなる。 - 特許庁

To solve the problem that a plurality of PLL circuits, serial-parallel conversion circuits and latch circuits of different frequencies are required in transmitter and receiver sides for serially transmitting/receiving row data signals different in frequency from column data signals based on clock signals generated from different PLL circuits.例文帳に追加

列側データ信号と周波数の異なる行側データ信号を異なるＰＬＬ回路から生成したクロック信号でシリアル送受信するために、周波数の異なるＰＬＬ回路、直列−並列変換回路、及びラッチ回路を送受信側で複数個使用しなければならない。 - 特許庁

When an A/D conversion circuit 8 digitally converts the video signals corresponding to the sampling clock ADCLK, an interpolation processing circuit 11 interpolates the luminance value of a color not included in the pixel from the luminance value of peripheral pixel for the respective pixels and generates image signals for respective three primary colors.例文帳に追加

Ａ／Ｄ変換回路８がこのサンプリングクロックＡＤ_CLKに応じて映像信号をディジタル変換すると、補間処理回路１１は、各画素毎に、その画素に含まれていない色の輝度値を周囲近傍の画素の輝度値から補間し、三原色毎の画像信号を生成する。 - 特許庁

A unit 20 to be monitored is provided with an address conversion circuit 40 for converting an address applied to the port of a clock circuit 21, a power supply circuit 22 and a bit error circuit 23 as function circuits for outputting the monitoring signal to an address designated for a monitoring circuit 11 to read the monitoring signal.例文帳に追加

被監視ユニット２０は、機能回路である、クロック回路２１、電源回路２２、ビットエラー回路２３がその監視信号を出力するポートに付与されたアドレスを、監視回路１１がその監視信号を読み出すために指定するアドレスに変換するアドレス変換回路４０を有する。 - 特許庁

ADCs 151 and 152 perform sampling at the frequency of the clock signal oscillated by the self-running sampling trigger source 140 for an electrical signal converted by the local oscillator 110, the 90-degree phase hybrid circuit 120 and the photoelectric conversion units 131 and 132 to convert the electrical signal into a digital signal.例文帳に追加

ＡＤＣ１５１，１５２は、局部発振器１１０、９０°位相ハイブリッド回路１２０および光電変換素子１３１，１３２によって変換された電気信号を、自走サンプリングトリガ源１４０によって発振されたクロック信号の周波数によってサンプリングするデジタル変換を行う。 - 特許庁

The subtracter 36 is inserted between the A/D converter 31 of the light clock PLL circuit and the loop filter 32, and a value subtracting the detection error data from a digital value which is obtained by the A/D conversion made for the phase error signal Δtp including the detection error, is outputted and given to the loop filter 32.例文帳に追加

減算器３６はライトクロックＰＬＬ回路のＡ／Ｄ変換器３１とループフィルタ３２との間に挿入され、検出誤差を含む位相誤差信号ΔｔｐをＡ／Ｄ変換して得られたディジタル値から検出誤差データを減算したものを出力してループフィルタ３２に与える。 - 特許庁

To provide a magnetic disk device wherein a head position control can be improved in accuracy as a result, by making it possible to generate a highly accurate positional error signal by A/D conversion processing using a sampling clock phase-locked with each burst signal in reproduction processing for reproduce positional information.例文帳に追加

位置情報を再生する再生処理において、各バースト信号に位相同期されたサンプリングクロックを使用したＡ／Ｄ変換処理により、高精度の位置誤差信号を生成できるようにして、結果的にヘッド位置決め制御の精度を向上できる磁気ディスク装置を提供することにある。 - 特許庁

The ferromagnetic memory is connected to an A/D conversion circuit for converting an analog signal outputted from a sensor to a digital signal as a memory for preserving obtained measured data, the writing or reading of measured data with respect to the memory is performed directly by the logic circuit synchronized with a system clock.例文帳に追加

センサから出力されるアナログ信号をデジタル信号に変換するためのＡ／Ｄ変換回路に、得られた計測データを保存するためのメモリとして強誘電体メモリを接続し、該メモリに対する計測データの書込み又は読出しをシステムクロックと同期したロジック回路によりダイレクトに行う。 - 特許庁

A receiver 2 at a mobile station M comprises a GPS antenna 11, frequence conversion section 3, carrier-reproducing section 5, phase counter 6, a clock 18, operation section 19, reception section 16, antenna 10 for communication between stations, positioning apparatus-control section 20, error-reporting section 21, and positioning point-storing section 22.例文帳に追加

移動局Ｍの受信機２は、ＧＰＳアンテナ１１、周波数変換部３、搬送波再生部５、位相カウンタ６、時計１８、演算部１９、受信部１６、局間通信用アンテナ１０、測位装置制御部２０、エラー報知部２１、測位点格納部２２から構成されている。 - 特許庁

They are given to 1st-n-th processing sections 1171-117n with different timings by 1st-n-th 1/n clock signals 1151-115n and processed, and an n to 1 parallel serial conversion circuit 119 at the post stage assembles the data in respective timings to obtain an n-multiple data 121.例文帳に追加

これらは第１〜第ｎの１／ｎクロック信号１１５_1〜１１５_nによって異なったタイミングで第１〜第ｎの処理部１１７_1〜１１７_nに入力されて処理され、後段のｎ対１並直列変換回路１１９でそれぞれのタイミングでデータの組み込みが行われてｎ多重データ１２１となる。 - 特許庁

To improve the synchronous pull-in speed of an PLL for generating a sampling clock to be used for the A/D conversion of a reproducing signal from an optical disk medium and to simultaneously obtain a binary output based on a PRML signal processing system and a binary output based on the other system.例文帳に追加

光ディスク媒体の再生信号をＡ／Ｄ変換する際に用いるサンプリングクロックを生成するＰＬＬの同期引込み速度を向上し、ＰＲＭＬ信号処理方式による２値化出力とこれ以外の方式による２値化出力とを同時に得られるようにする。 - 特許庁

To perform normal quadrature demodulation on a plurality of reception signals in spite of using one sampling clock by using a numerical controlled oscillator for a variable local signal generator when demodulating a baseband signal from an IF signal obtained by performing frequency conversion on the reception signals simultaneously with A/D conversion in a case where a plurality of transmission signals of different frequencies are to be received.例文帳に追加

周波数の異なる複数の送信信号を受信する場合に、各受信信号をＡ／Ｄ変換と同時に周波数変換して得たＩＦ信号からベースバンド信号を復調するに際して、可変局所信号発生器に数値制御発振器を使用し、１個のサンプリングクロックを用いながらも、それら複数の受信信号に対して正常な直交復調が実現できるようにする。 - 特許庁

The frequency-voltage conversion circuit comprises: a differentiation circuit receiving a clock signal; a buffer circuit receiving an output from the differentiation circuit outputting it as a pulse wave; an integration circuit converting the pulse wave output by the buffer circuit to a DC voltage; and a MOS transistor receiving the clock signal at a gate terminal and having a source terminal connected to a ground terminal and a drain terminal connected to an output terminal of the differentiation circuit.例文帳に追加

周波数−電圧変換回路は、クロック信号を受信する微分回路と、微分回路の出力を受けてパルス波として出力するバッファ回路と、バッファ回路から出力されたパルス波を直流電圧に変換する積分回路と、クロック信号をゲート端子で受信するとともに、ソース端子が接地端子に接続され、ドレイン端子が微分回路の出力端子に接続されたＭＯＳトランジスタと、を備えている。 - 特許庁

The clock signal generation circuit includes: a signal conversion part for converting an externally inputted wobble signal into a digital signal; a signal extraction part formed of a digital circuit for extracting and outputting a signal of a prescribed frequency band for the digital signal; and a signal generation part for generating and outputting the writing reference clock signal at a frequency proportional to the frequency of the signal outputted from the signal extraction part.例文帳に追加

本発明によるクロック信号生成回路は、外部から入力されたウォブル信号をデジタル信号に変換する信号変換部と、デジタル信号に対して所定の周波数帯域の信号を抽出して出力するデジタル回路で形成された信号抽出部と、信号抽出部から出力された信号の周波数に比例した周波数の書き込み用基準クロック信号を生成して出力する信号生成部とを有する。 - 特許庁

This electronic camera performs AD conversion of an analog signal to be outputted from a CCD image sensor 14 by an A/D converter in an AFE18 and performs DMA transfer of the AD converted digital signal to a RAM22 via a line memory LM1 or LM2 in a signal processing processor 20 based on a basic operation clock.例文帳に追加

この電子カメラは、ＣＣＤイメージセンサ１４から出力されるアナログ信号をＡＦＥ１８内のＡ／Ｄ変換器でＡＤ変換するとともに、このＡＤ変換されたデジタル信号を、基本動作クロックに基づいて信号処理プロセッサ２０内のラインメモリＬＭ１又はＬＭ２を介してＲＡＭ２２にＤＭＡ転送する。 - 特許庁

An element value of at least one kind of element 3, which determines a filter characteristic of this filter circuit 2, is varied based on the output of a ΣΔ modulator 1, which sigma-delta modulates a digital code input (Code) based on an operation clock CLK, or a signal through a decoder 4 which performs a code-conversion to the output of the ΣΔ modulator 1.例文帳に追加

フィルタ回路２のフィルタ特性を決定する少なくとも１種の素子３の素子値を、動作クロックＣＬＫに基づきデジタルコード入力Ｃｏｄｅをシグマデルタ変調するΣΔ変調器１の出力、或いは該ΣΔ変調器１の出力をコード変換するデコーダ４を介した信号に基づき変化させる。 - 特許庁

In a column-signal processing unit 22_-1, the period of a counter clock for counter processing is set to such an extent that conversion errors due to predetermines cause are less likely to occur in a count result by a counter and count processing is performed, thereby acquiring high-order bit data (D1) in digital data, corresponding to a signal to be processed.例文帳に追加

カラム信号処理部２２＿１において、カウント処理用のカウンタクロックの周期を、所定の原因に起因した変換誤差がカウンタによるカウント結果に生じ難い程度に設定してカウント処理を行なうことで、処理対象信号に対応するデジタルデータにおける上位のビットデータ（Ｄ１）を取得する。 - 特許庁

In the case of inputting the analog video signals of the plural video formats, the video signal of an SDTV is sampled by the frequency which is almost the same as that of the dot clock of the video signal of an HDTV so that an analog low pass filter required as the preprocessing of A/D conversion is also used for the HDTV.例文帳に追加

複数の映像フォーマットのアナログ映像信号を入力可能とする場合に、ＳＤＴＶの映像信号をＨＤＴＶの映像信号のドットクロックと同程度の周波数でサンプリングすることで、Ａ／Ｄ変換の前処理として必要になるアナログローパスフィルタを、ＨＤＴＶ用のもので共通化することができる。 - 特許庁

The color signal modulating apparatus of the NTSC system consists of a clock timing changing circuit 11 to burst-lock a phase each line deviated by 90 degrees, and of a phase axis rotation circuits 22a and 22b to achieve a phase axis rotation calculation, whereby the conversion of the phase axis of a burst signal is achieved.例文帳に追加

ＮＴＳＣ方式のカラー信号復調装置に、ラインごとに位相が９０度ずつ変移した状態でバーストロックさせるクロックタイミング変更回路１１を設けるとともに、位相軸回転演算を行うための位相軸回転回路２２ａ、２２ｂを設けて、バースト信号の位相軸の変換を可能にする。 - 特許庁

When a user depresses a safe area zoom button, a control processing part 16 calculates the horizontal and vertical start positions of the converter 12 and horizontal and vertical enlargement ratios on the basis of the values of a horizontal synchronizing signal and a dot clock which are detected by the video signal adjusting part 14 and changes a conversion condition of the converter 12.例文帳に追加

ユーザがセーフエリアズームボタンを押すと、制御処理部１６は、映像信号調整部１４で検出した水平同期信号の値およびドットクロックの値に基づいてコンバータ１２の水平、垂直方向の開始位置、および、水平方向および垂直方向の拡大倍率を計算し、コンバータ１２の変換条件を変更する。 - 特許庁

A system records a video signal for recording inputted in an A/D conversion processing part 18a on a recording medium according to a clock for recording generated in a recording system synchronous control part 42 and outputs the video signal recorded on the recording medium to the outside according to a reproduction system synchronous control part 44.例文帳に追加

Ａ／Ｄ変換処理部１８ａに入力された記録用ビデオ信号を記録系同期制御部４２で生成される記録用クロックに従って記録媒体に記録するとともに、記録媒体に記録されたビデオ信号を再生系同期制御部４４に従って外部に出力するシステムである。 - 特許庁

Then the light is transmitted to the free space, a demultiplexer reception section 111 demultiplexes the received signal, a photoelectric conversion section 112 decodes the signal into the data signal and the strobe so as to facilitate clock recovery.例文帳に追加

ＩＥＥＥ１３９４のデータ信号とストローブ信号とを、それぞれ発光素子１０４により光信号に変換し、偏向部１０５により直交偏向し、レンズ１０６により多重化し、空間に送出し、分離受信部１１１により分離し、光／電気変換部１１２によりデータ信号とストローブ信号に復号し、クロック再生を容易化する。 - 特許庁

And in this case, as a circuit having no feedback loop is used for the equalizing circuit 7, an output signal of this equalizing circuit 7 is supplied to a phase lock loop 11 and can be used for extracting a data clock of a reproduced signal when analog/digital conversion is performed by the A/D converter 6.例文帳に追加

そしてこの場合に、等化回路７には例えば帰還ループを有しない回路が用いられるので、この等化回路７の出力信号を位相ロックループ１１に供給してＡ／Ｄ変換器６でアナログ−デジタル変換を行う際の再生信号のデータクロックの抽出に用いることができる。 - 特許庁

To provide a single integral type analog/digital converter that uses a low frequency analog/digital conversion clock in order to monitor and measure an integral value of battery charging/discharging currents with low power consumption and extended dynamic range and measures an integral value even from a bipolar input current.例文帳に追加

バッテリーの充放電電流の積算値を監視、計測するために、低周波のＡ／Ｄ変換用クロックを使用しながら低消費電力化を図り且つダイナミックレンジを拡大するとともに、正負極性の入力電流に対しても一台の積分型Ａ／Ｄコンバータで積算値の計測を行うこと。 - 特許庁

The pre-processing scaler part 30 comprises at least a clock rate conversion part and a pixel reduction part, and switches a pixel reduction ratio according to input or a display signal according to a signal from a ratio control part which controls the pixel reduction ratio from the inside or outside of the pre-processing scaler part.例文帳に追加

スケーラ部１１よりも前段に、前処理スケーラ部３０を備え、前処理スケーラ部３０は少なくともクロックレート変換部と画素削減部とを含み、画素削減比率を前処理スケーラ部の内部或いは外部から制御する比率制御部からの信号に応じて入力や表示信号に応じて画素削減比率を切り替える。 - 特許庁

According to control of a mute circuit 63, the adder 61 integrates signals of an integration section by accumulating signal values every time sampling clock is supplied for signals of range established as an integration section among signals corresponding to 0.5 bits of disk data supplied from the A/D conversion circuit 42.例文帳に追加

加算器６１は、ミュート回路６３の制御に応じて、Ａ／Ｄ変換回路４２から供給されたディスクデータ０．５ビット分に相当するの信号のうち、積分区間として設定された範囲の信号について、サンプリングクロックが供給される毎に信号値を累算することにより、積分区間の信号を積分する。 - 特許庁

The OSD image signal S6 and an OSD control signal S7, after dot clock conversion and interpolation process in the OSD interface processor 20, are supplied to an OSD superposing circuit 8, where the OSD image signal S8 is superposed on the image signal S5 as the main signal and outputted as an image signal S10.例文帳に追加

ＯＳＤ画像信号Ｓ６及びＯＳＤ制御信号Ｓ７はＯＳＤインタフェース処理部２０でドットクロック変換と補間処理が施された後、ＯＳＤ重畳回路８に供給され、ＯＳＤ重畳回路８で、ＯＳＤ画像信号Ｓ８を主信号としての画像信号Ｓ５に重畳して、画像信号Ｓ１０として出力する。 - 特許庁

When testing the A-D conversion circuit 3, an input pulse Pin is inputted to a delay unit DU(1) on a first stage and operated in a test mode during which a sampling term TS is shorter than a real mode (actual use), so that the ring delay circuit 30 is tested and separately, the test clock CKT is inputted and operated to test the counter 36.例文帳に追加

このＡ／Ｄ変換回路３の試験を行う時には、初段の遅延ユニットＤＵ（１）に入力パルスＰｉｎを入力し、サンプリング周期ＴＳが実モード（実使用）時より短いテストモードで動作させることで、リング遅延回路３０の試験を行い、これとは別に、テストクロックＣＫＴを入力して動作させることで、カウンタ３６の試験を行う。 - 特許庁

A control circuit for A/D converters comprises a control portion 111 for generating CS signals and clock signals sent to the many A/D converters, first and second serial/parallel conversion portions 112 and 113 for converting serial data signals sent from the many A/D converters into parallel data signals, first and second data storage portion 114 and 115 for storing the parallel data.例文帳に追加

ADコンバータ制御回路は複数のADコンバータに対するＣＳ信号、クロック信号を生成するコントロール部１１１と複数のADコンバータからのシリアルデータ信号をパラレルに変換するシリアルパラレル１変換部１１２、シリアルパラレル２変換部１１３とパラレルデータを格納するデータ１格納部１１４とデータ２格納部１１５で構成される。 - 特許庁

A digital amplifier 200 comprises: a voltage value conversion block 220 for converting a digital value of digital pulse width in a digital modulation block 210 to a voltage value; and an integration circuit block 230 for generating a triangular wave from a master clock and modulating the generated triangular wave according to a signal depending on the value of modulation width of digital pulse width modulation.例文帳に追加

デジタルアンプ２００は、デジタル変調ブロック２１０のデジタルパルス幅のデジタル値を電圧値に変換する電圧値変換ブロック２２０と、マスタークロックにより三角波を発生し、かつ、前記発生した三角波を、前記デジタルパルス幅変調の変調幅の値に応じた信号を基に変調する積分回路ブロック２３０とを備える。 - 特許庁

This clock-generating circuit is provided with an AD conversion circuit 101, a synchronizing separator circuit 102, a YC separator circuit 103, a gain control circuit 105, multiplying circuits 106, 107, a low-pass filter circuit 108, a low-pass filter circuit 109, burst period accumulating circuits 110, 111, a SINCOS generating circuit 112, a VCO circuit 113 and a ramp waveform circuit 114.例文帳に追加

ＡＤ変換回路１０１と、同期分離回路１０２と、ＹＣ分離回路１０３と、ゲイン調整回路１０５と、掛算回路１０６、１０７と、ローパスフィルター回路１０８と、ローパスフィルター回路１０９と、バースト期間累積回路１１０、１１１と、ＳＩＮＣＯＳ生成回路１１２と、ＶＣＯ回路１１３と、ランプ波形回路１１４を備えている。 - 特許庁

A serial data generation section 33 generates serial data OutA, OutB by performing serial conversion on the first and second expanded parallel data received via a selector 32 with a clock Clk of a PLL circuit 2 as a reference, further generates serial data OutC delayed from one data item for a single-unit term, and generates serial data OutS for an output by mixing the generated three serial data items.例文帳に追加

シリアルデータ生成部３３は，ＰＬＬ回路２のクロックＣｌｋを基準に，セレクタ部３２を介して受信した第１および第２の伸張パラレルデータをシリアル変換してシリアルデータＯｕｔＡ，ＯｕｔＢを生成し，さらに一方のデータから１単位周期遅延させたシリアルデータＯｕｔＣを生成し，生成した３つのシリアルデータをミキシングして出力用のシリアルデータＯｕｔＳを生成する。 - 特許庁

In an output circuit (6) that converts read parallel data into serial data to output the data, among a plurality of serially connected storage circuits operated in synchronization with clock signals for data conversion, a first storage circuit constitutes a storage stage by one latch (33 and 24, 34 and 24), and other storage circuits constitute storage stages by master and slave latches (30, 31, and 32).例文帳に追加

読み出したデータを並列から直列に変換して出力する出力回路（６）における、データ変換を行なうための夫々クロック信号に同期動作する直列された複数の記憶回路のうち、第１の記憶回路は１個のラッチ（３３と２４、３４と２４）によって記憶段を構成し、その他の記憶回路はマスタラッチとスレーブラッチ（３０，３１，３２）によって記憶段を構成する。 - 特許庁

The sound output device 1 having a baseband processing part 12 for outputting the digital audio signal based on a first transmission format is provided with a conversion circuit 13 for converting an audio data signal so that the digital audio signal comprising the audio data signal, an LR channel selection signal, and a bit clock has a format based on a second transmission format different from the first transmission format.例文帳に追加

第一の伝送フォーマットに基づいたデジタルオーディオ信号を出力するベースバンド処理部１２を有する音声出力装置１において、オーディオデータ信号、ＬＲチャンネル選択信号及びビットクロックからなるデジタルオーディオ信号が、第一の伝送フォーマットと異なる第二の伝送フォーマットに基づいた形式となるようにオーディオデータ信号を変換する変換回路１３を備える。 - 特許庁

Quantized data I and Q obtained by applying frequency conversion to an input modulated wave into a base band are obtained from output terminals 106 and 107 by using a sampling frequency equal to a center frequency of the input modulated wave (in) and performing a sampling operation with clock signals 104 and 105 having 90° phase difference from each other in two AD converters 102 and 103.例文帳に追加

入力変調波ｉｎの中心周波数に等しいサンプリング周波数を用い、２つのＡＤ変換器１０２，１０３にて互いに９０度の位相差を有するクロック信号１０４，１０５でサンプリング動作させることにより、入力変調波がベースバンド帯域へ周波数変換された量子化データＩおよびＱを出力端子１０６，１０７から得る。 - 特許庁

A semiconductor integrated circuit 101 is provided with a current control circuit 51 for inputting/outputting current, in synchronization with a received clock, and a current/voltage conversion circuit 52, which includes a first capacitor C1 that is charged and discharged by the output and the input of current by the current control circuit 51 to output triangular waves, on the basis of a charge potential of the first capacitor C1.例文帳に追加

半導体集積回路１０１は、受けたクロックに同期して電流を入出力する電流制御回路５１と、電流制御回路５１による電流の出力および入力によって充電および放電される第１のキャパシタＣ１を含み、第１のキャパシタＣ１の充電電荷に基づいて三角波を出力する電流／電圧変換回路５２とを備える。 - 特許庁