「conversion clock」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

The noncontact tag 1 comprises an antenna coil 11, a power supply circuit 12, a clock generation circuit 13, a data setting circuit 14, a parallel-serial conversion circuit 15, and a load modulation circuit 16.例文帳に追加

非接触タグ１は、アンテナコイル１１と、電源回路１２と、クロック生成回路１３と、データ設定回路１４と、パラレル・シリアル変換回路１５と、負荷変調回路１６と、を備えている。 - 特許庁

The radio circuit subjects digital signals resulting from the A/D conversion and clock signals used by the bandwidth-limited ΔΣ modulator circuit to quadrature modulation, and transmits the modulated signals as radio signals via an antenna.例文帳に追加

無線回路は、Ａ／Ｄ変換されたデジタル信号と、帯域制限ΔΣ変調回路に用いたクロック信号を直交変調して、無線信号としてアンテナを介して送信する。 - 特許庁

An analog/digital conversion circuit 104 converts an analog sensor signal Ssnc into a digital sensor signal Dsnc, in synchronization with the sampling clock CKsp from a sampling phase adjustment circuit 100.例文帳に追加

アナログ／デジタル変換回路１０４は、サンプリング位相調整回路１００からのサンプリングクロックＣＫｓｐに同期してアナログセンサ信号Ｓｓｎｃをデジタルセンサ信号Ｄｓｎｃに変換する。 - 特許庁

An O/E(optoelectric) conversion session 2 converts a received optical signal into an electrical signal, and supplies the electrical signal to a clock recovery section 4 and the binary decision circuits 5, 6, 7 via a distribution circuit 3.例文帳に追加

受信した光信号をＯ／Ｅ（光−電気）変換部２で電気信号に変換し、分配回路３を介してクロック再生部４及び各２値判定回路５，６，７へ供給する。 - 特許庁

The timing control section 15 subtracts the number of clocks equivalent to the response period from number of clocks equivalent to A/D conversion and sets the result and outputs a first-out comparison end signal 20 after the lapse of the set clock number, after the A/D conversion is started.例文帳に追加

タイミングコントロール部１５は、Ａ／Ｄ変換に相当するクロック数からレスポンス期間に相当するクロック数を減算して設定し、Ａ／Ｄ変換がスタートしてから設定されたクロック数分経過した後に先出し比較終了信号２０を出力する。 - 特許庁

In order to prevent near-end crosstalk at a metallic cable 102 connecting interface conversion devices 1031-103M to respective VDSL modems 101, a data transmission is required which uses 2 kHz clock source synchronous in phase between the interface conversion devices.例文帳に追加

インタフェース変換装置１０３_1〜１０３_MとそれぞれのＶＤＳＬモデム１０１を結ぶメタリックケーブル１０２における近端漏話を防止するためには、インタフェース変換装置間で位相の同期した２ＫＨｚクロック源を用いたデータ転送を行う必要がある。 - 特許庁

To provide a binary conversion circuit which is compact and reduces power consumption so as to be easily integrated in an image sensor, converts clock phase information into a binary value and is capable of performing digital addition/subtraction, to provide a method for the same, and to provide an AD conversion apparatus, a solid-state imaging device, and a camera system.例文帳に追加

イメージセンサに集積しやすいよう小型で低消費電力であり、クロック位相情報をバイナリ値に変換し、かつデジタル加減算可能なバイナリ値変換回路およびその方法、ＡＤ変換装置、固体撮像素子、並びにカメラシステムを提供する。 - 特許庁

An internal clock is given to serial/parallel conversion circuits 18, 20 serial/parallel-converting data given by a packet form and an interface circuit 22 decoding an output of the serial/parallel conversion circuits 18, 20 and outputting commands of ACT and the like to a DRAM core 26.例文帳に追加

内部クロックは、パケット形式で与えられるデータをシリアル−パラレル変換するシリアルパラレル変換回路１８、２０と、シリアルパラレル変換回路１８、２０の出力をデコードし、ＤＲＡＭコア２６に対してＡＣＴ等のコマンドを出力するインターフェイス回路２２とに与えられる。 - 特許庁

A scan converting circuit 20 applies interpolation processing to interlace signals DGi, DRi, DBi of a first clock rate and simultaneously generates signals of odd-numbered and even-numbered lines to perform scan conversion into progressive signals DGp-O, DGp-E, DRp-O, DRp-E, DBp-O, DBp-E of the first clock rate.例文帳に追加

走査変換回路２０は、第１のクロックレートのインタレース信号ＤＧi，ＤＲi，ＤＢiに対して補間処理を行い、奇数と偶数ラインの信号を同時に生成することで、第１のクロックレートのプログレッシブ信号ＤＧp-O，ＤＧp-E，ＤＲp-O，ＤＲp-E，ＤＢp-O，ＤＢp-Eへの走査変換を行う。 - 特許庁

When the semiconductor integrated circuit is operated for test, input data TI for test are given to the scan registers 21 and 24 at the front ends of the divided chains synchronously to a multiplied clock signal CKD which is obtained by doubling a clock signal CK after the data are converted into parallel data S41 and S42 by means of a serial/parallel conversion circuit 40.例文帳に追加

試験動作時には、試験入力データＴＩがクロック信号ＣＫの２倍の逓倍クロック信号ＣＫＤに同期して与えられ、直列並列変換回路４０で並列データＳ４１，Ｓ４２に変換されて、各分割チェーンの先端のスキャンレジスタ２１，２５に与えられる。 - 特許庁

An n-bit data signal in response to a high-speed clock of a frequency f to be input from the outside is made N times by a data signal conversion part 2, to convert it into an N×n-bit data signal, and also a clock of frequency f to be input from externally is divided 1/N times by a divider 3.例文帳に追加

外部より入力される周波数ｆの高速のクロックに対応したｎビットのデータ信号を、データ信号変換部２でＮ倍して、Ｎ×ｎビットのデータ信号に変換するとともに、外部より入力される周波数ｆのクロックを、分周器３で１／Ｎ倍に分周する。 - 特許庁

To ensure timing margin of serial parallel conversion at an output stage, even when the timing adjustment for a parallel clock and a serial clock is difficult in the configuration, where parallel input data are parallel-serial converted and an LSI is used to process the converted signal.例文帳に追加

パラレル入力データをパラレルシリアル変換してからＬＳＩで信号処理を行い、その結果をシリアルパラレル変換して出力する構成で、パラレル用クロックとシリアル用クロックのタイミング調整が難しい場合でも、出力段におけるシリアルパラレル変換のタイミングマージンを確保できるようにする。 - 特許庁

The image signal from an input terminal 11 is sampled properly by a clock synchronized with a dot clock by an A/D converter 16 and converted into a digital signal, and converted into a signal suitable for display on a liquid crystal panel 18 by the image signal conversion device 17, and applied on the liquid crystal panel 18.例文帳に追加

入力端子１１からの映像信号は、Ａ／Ｄ変換器１６でドットクロックに同期したクロックにより適切にサンプリングされてデジタル信号に変換され，映像信号変換装置１７で液晶パネル１８への表示に適した信号に変換され、液晶パネル１８に印加される。 - 特許庁

A horizontal clock to control timing of pixel driving in the horizontal direction in a display panel is generated in such a way that a driving period of pixel data, which is obtained by multiplying a cycle time mck of a clock synchronized with the input video data with an integer, is produced based on a ratio of the number of horizontal pixels before and after conversion.例文帳に追加

変換前と後の水平画素数の比に基づいて、入力ビデオデータに同期するクロックの１周期時間ｍｃｋの整数倍による画素データの駆動期間が生じるようにして、ディスプレイパネルにおける水平方向の画素駆動タイミングをコントロールするための水平クロックを生成する。 - 特許庁

The A/D converter 102 samples and quantizes a receive analog signal outputted by an analog reception part 101 in response to the leading edge or trailing edge of an operation clock CLK of a specified frequency supplied from the clock control part 105 to perform conversion into a digital signal.例文帳に追加

Ａ／Ｄコンバータ１０２は、クロック制御部１０５から供給される所定周波数の動作クロックＣＬＫの立ち上がりエッジ、又は立ち下りエッジに応答してアナログ受信部１０１が出力する受信アナログ信号をサンプリングし、量子化を行い、ディジタル信号に変換する。 - 特許庁

A frame rate conversion signal generator 2 generates a clock signal, a horizontal synchronous signal, and a vertical synchronous signal converted from a clock signal, a horizontal synchronous signal, a vertical synchronous signal synchronized with the input video signal at a three times or more transformation magnification.例文帳に追加

フレームレート変換信号発生部２は、入力映像信号に同期したクロック信号、水平同期信号、垂直同期信号とから、映像信号のフレームレートを３倍以上の変換倍率で変換したクロック信号、水平同期信号、垂直同期信号を夫々生成する。 - 特許庁

The DA conversion part comprises capacitive electrodes 41-44 capacity-coupled with pixel electrodes 19 with a weighted capacity ratio, and a clock supplying part supplying periodical clock signals to the capacitive electrodes 41-44 according to the digital image signals.例文帳に追加

このＤＡ変換部は、画素電極１９と重み付けされた容量比を持って容量結合された複数の容量電極４１〜４４と、デジタル映像信号に応じて周期的なクロック信号を複数の容量電極４１〜４４に供給するクロック供給部とから成る。 - 特許庁

A dot clock generated by a pixel CLK generating PLL section 50 based on a horizontal signal in a synchronizing signal extracted from a video signal is used as a sampling clock of digital conversion of a video signal and a reference clock of a picture output by s frame memory control section 31, further, the synchronizing signal is used as a picture output synchronizing signal of the frame memory control section 31.例文帳に追加

映像信号から抽出された同期信号中の水平信号にもとづいて画素CLK生成PLL部50で生成されたドットクロックは、映像信号のデイジタル変換のサンプリングクロックおよびフレームメモリコントロール部31による画像出力の基準クロックとして用いられ、さらに前記同期信号はフレームメモリコントロール部31の画像出力同期信号として用いられる。 - 特許庁

To provide a small-sized reader to enhance the S/N of an output signal of a photoelectric conversion element with less power consumption without the need for an auxiliary power supply source and a control means of the power supply in the case of stabilizing a clock voltage to drive the photoelectric conversion element.例文帳に追加

光電変換素子を駆動するクロック電圧の安定化を図る場合に、補助の電力供給源やその電源の制御手段を用意することなく、消費電力が少なく、小型の装置で、光電変換素子の出力信号のＳ／Ｎの改善を可能とする。 - 特許庁

To surely perform parallel-serial conversion on a high-speed data signal while suppressing timing deviation between a data signal and a clock signal input to a data converter after a second stage even when variation or the like of a power supply voltage occurs in a parallel-serial conversion circuit of multistage configuration.例文帳に追加

多段構成のパラレル−シリアル変換回路について、電源電圧の変動等が生じた場合でも、２段目以降のデータ変換部に入力されるデータ信号およびクロック信号のタイミングずれを抑制して、高速なデータ信号のパラレル−シリアル変換を確実に実行する。 - 特許庁

The inspection device 20 for inspecting characteristics of a control board 1 including an ASIC 7, an AD conversion circuit 9 receiving a signal from the ASIC 7, and a clock line 11 connecting the ASIC 7 to the AD conversion circuit 9 includes a reference transmission path 21 and an oscilloscope 23.例文帳に追加

検査装置２０は、ＡＳＩＣ７と、ＡＳＩＣ７からの信号を受信するＡＤ変換回路９と、ＡＳＩＣ７とＡＤ変換回路９とを接続するクロックライン１１とを有する制御基板１の特性を検査するための装置であって、基準伝送路２１と、オシロスコープ２３とを備えている。 - 特許庁

In the first DA conversion section 302, a lower bit control section 330 performs a frequency dividing operation and selects a low-order current source cell 533 of a weighting current value using a 1/2^k frequency-divided clock.例文帳に追加

第１ＤＡ変換部３０２において、下位ビット制御部３３０は、分周動作を行ない１／２＾ｋ分周クロックを使用して重付け電流値の下位電流源セル５３３を選択する。 - 特許庁

To reduce cost for device and operation by simplifying a multiple conversion unit configuration for multiple separation and simplifying a switch processing mechanism including clock switching or a change in connection.例文帳に追加

多重分離を行う多重変換ユニット構成の簡略化を実現し、クロック切り替えを含むスイッチ処理機構または接続の変更を簡単化して、装置および運用のコストを低減させる。 - 特許庁

To provide a dot clock reproducing device capable of always outputting the optimum timing of an analog-to-digital conversion without depending on the timing of an analog video signal in a liquid crystal display device of an analog interface system.例文帳に追加

アナログ・インターフェイス方式の液晶ディスプレイにおいて、アナログ映像信号のタイミングに因らず、常に最適なアナログ・デジタル変換タイミングを出力できるドットクロック再生装置をを提供する。 - 特許庁

To provide a D/A converter which does not require a high clock like a PWM for converting multi-valued gradation to one binary signal and does not require high accuracy in a D/A conversion circuit.例文帳に追加

多値の階調を１つの２値信号に変換するＰＷＭの様に高いクロックを必要とせず、またＤ／Ａ変換回路に高い精度を必要としないＤ／Ａ変換装置を提供すること。 - 特許庁

PMAs 11, 15 carry out recovery of a clock from a GbE [Gigabit Ethernet (R)] signal received from ports 1, 2, serial/parallel conversion of the signal, and detection of input interruption.例文帳に追加

ＰＭＡ１１，１５はポート１，２から入力されるＧｂＥ［Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）］信号からクロックの再生、信号のシリアル−パラレル変換、及び入力断の検出を行う。 - 特許庁

When trickle charging is shifted to rapid charging, a D-A conversion logic 23 generates signals S0 to S5 on the basis of a clock signal CLK when a reset signal RC is outputted from a charging logic part.例文帳に追加

トリクル充電から急速充電に移行すると、充電ロジック部から、リセット信号ＲＣが出力されると、Ｄ／Ａ変換ロジック２３は、クロック信号ＣＬＫに基づいて信号Ｓ０〜Ｓ５を生成する。 - 特許庁

To provide an A/D converter for achieving A/D conversion with high bit precision without increasing a clock frequency or a reading time; and also to provide a solid-state image sensing device, and a camera system.例文帳に追加

クロック周波数を上げるもしくは読み出し時間を増加させることなく、高ビット精度のＡＤ変換を実現することが可能なＡＤ変換装置、固体撮像素子、およびカメラシステムを提供する。 - 特許庁

A shift register 11 of a signal extract section 1 applies serial/ parallel conversion to a control signal (a) based on a clock (CLK) signal (b) and a flip-flop 12 latches a check pattern (e) based on a TMG signal (d).例文帳に追加

制御信号ａは信号抽出部１のシフトレジスタ１１においてクロック（ＣＬＫ）信号ｂにより、シリアル・パラレル変換され、ＴＭＧ信号ｄによりフリップフロップ１２にてチェックパターンｅがラッチされる。 - 特許庁

A selector (37) switches and selects screen A display data and a screen B display data, which are inputted in parallel, per pixel data in accordance with the pixel display clock signal to convert them to serial data and outputs a conversion result.例文帳に追加

セレクタ（３７）は、画素表示クロック信号に従い、並列入力された画面Ａ表示データと画面Ｂ表示データを画素データ単位に切替え選択して並直変換出力する。 - 特許庁

The high-speed serial interface circuit includes first to N-th receiver circuits 10-1 to 10-N, a connection switching circuit 20, a serial/parallel conversion circuit 40, a sampling clock generating circuit 50, and a mapping change circuit 110.例文帳に追加

高速シリアルインターフェース回路は、第１〜第Ｎのレシーバ回路１０-1〜１０-N、接続切り替え回路２０、シリアル／パラレル変換回路４０、サンプリングクロック生成回路５０、マッピング変更回路１１０を含む。 - 特許庁

In the first DA conversion section 302, a lower bit control section 330 performs a frequency-division operation and selects a low-order current source cell 533 of a weighted current value using a (1/2^k) frequency-divided clock signal.例文帳に追加

第１ＤＡ変換部３０２において、下位ビット制御部３３０は、分周動作を行ない１／２＾ｋ分周クロックを使用して重付け電流値の下位電流源セル５３３を選択する。 - 特許庁

To slow down the high-speed video data and store the data to an inexpensive low speed memory by dividing video data after analog/digital conversion to each phase by using a clock signal having frequency division phases.例文帳に追加

分周した位相を有するクロックの信号を用いて、Ａ/Ｄ変換後のビデオデータを各位相に分けることで、高速なビデオデータを減速させ、安価で低速なメモリへのデータ格納を可能とする。 - 特許庁

A timing generation part 109 generates a clock for transmitting the data from the parallel-serial conversion part 108 and signals for indicating delimitation of each raster and that of one screen data, and sends them to the LED panel.例文帳に追加

タイミング生成部１０９は、パラレルシリアル変換部１０８からのデータ伝送用クロックと、各ラスターの区切り及び１画面分のデータ区切りを示す信号を生成し、ＬＥＤパネルへ送る。 - 特許庁

The occurrence signals of m events, which occur in parallel, are inputted into the parallel input of a parallel-serial conversion register, and the parallel signals are converted into serial signals having clock signals of proper frequency.例文帳に追加

パラレル−シリアル変換レジスタのパラレル入力にパラレルに発生するｍ個の事象発生信号を入力し、このパラレル信号を適宜の周波数のクロック信号でシリアル信号に変換する。 - 特許庁

In the digital/analog converter circuit, a PDM(Pulse Duration Modulation) conversion is applied to waveform generating data being data resulting from excluding LSB data of input data from the input data and an amplitude or a high level width of a PDM conversion data output is replaced with a prescribed median only for one clock period in high level periods of a PDM conversion data output period corresponding to the PDM converted resolution.例文帳に追加

入力データからこの入力データのＬＳＢデータを除いたデータである波形生成用データをＰＤＭ変換し、ＰＤＭ変換された分解能分のＰＤＭ変換データ出力の周期期間中のハイレベル期間のうち、１クロック期間分のみ、ＰＤＭ変換データ出力の振幅またはハイレベル幅を所定の中間値とに切り換えるデジタル・アナログ変換回路。 - 特許庁

A delay control circuit 26 outputs a delay control signal changing a conversion point of a delay signal in the direction away from the rise timing of the reproducing clock signal to a variable delay circuit based on the phase relations between the delay signal 24 delaying the binarized signal with the variable delay circuit 22 and n lines of clock signals.例文帳に追加

２値化信号を可変遅延回路（２２）で遅延した遅延信号（２４）と前記ｎ本のクロック信号との位相関係をもとに、遅延制御回路（２６）が、前記遅延信号の変換点を前記再生クロック信号の立ち上がりタイミングから遠ざける方向に変化させる遅延制御信号を可変遅延回路に出力する。 - 特許庁

In this case, output from the output of the memory control units 501-504 to that of the image editing processor 506 operates by a single mode clock, frequency conversion to the succeeding final clock is made by using FIFOs 520-527, and LDs are turned on/off at ON/OFF control units 512-515, and emission data for detecting synchronization are given.例文帳に追加

その際、メモリコントロール部５０１〜５０４の出力から、画像編集処理部５０６の出力までは単一ＣＬＫで動作し、ＦＩＦＯ５２０〜５２７を用いて以降の最終クロックへの周波数変換を行い、ＯＮ／ＯＦＦ制御部５１２〜５１５においてＬＤのＯＮ／ＯＦＦ、同期検出用の発光データの付与が行われる。 - 特許庁

In the serial/parallel conversion circuit 140, continuous two pieces of data out of a plurality of pieces of data inputted continuously synchronizing with an internal clock CLK are written simultaneously in mini-arrays being different from each other, the two pieces of data read simultaneously from the different mini-arrays are outputted continuously synchronizing with the internal clock ICLK.例文帳に追加

シリアル−パラレル変換回路１４０は、内部クロックＩＣＬＫに同期して連続的に入力される複数のデータのうち、連続する２つのデータを互いに異なるミニアレイに同時に書き込み、異なるミニアレイから同時に読み出された２つのデータを内部クロックＩＣＬＫに同期して連続的に出力する。 - 特許庁

The switching section 284 uses the high speed clock CLK3 from the clock conversion section 21 as a switching command to select one bit each out of the 10-bit data of the parallel form according to a predetermined order and output the one-bit data from an output terminal 284b, thus, converts the parallel data into serial data, and transmits the data to an output buffer 286.例文帳に追加

切替部２８４は、クロック変換部２１からの高速クロックCLK3を切替指令として用いることで、パラレル形式の１０ビットデータ中から１ビットずつ所定の順序に従って選択して出力端子２８４ｂから出力することで、パラレルデータをシリアル形式のデータに変換し、出力バッファ２８６に渡す。 - 特許庁

Each synchronization circuit receives the first complementary digital signal set and a clock signal, uses the clock signal as the timing reference of the first complementary digital signal set, and outputs a second complementary digital signal set corresponding to the first complementary digital signal set to a digital-to-analog conversion unit, so as to convert the second complementary digital signal into an analog signal.例文帳に追加

各同期化回路は、第一相補デジタル信号組とクロック信号を受信し、 クロック信号を、第一相補デジタル信号組の時間基準とし、第一相補デジタル組に対応して、第二相補デジタル信号組を、デジタル／アナログ変換ユニットに出力して、第二相補デジタル信号をアナログ信号に変換する。 - 特許庁

The up/down counter 10, a D/A conversion circuit 14, and a voltage comparator 15 constitute an integrating circuit for the DC voltage V7, and the clock switching circuit 18 is controlled by a voltage value V12 resulting from comparison of DC voltages V7 and V11 to switch the frequency of the reference clock to the up/down counter 5.例文帳に追加

アップ・ダウンカウンタ１０、Ｄ/Ａ変換回路１４及び電圧比較器１５は、直流電圧Ｖ７に対する積分回路を構成し、この直流電圧Ｖ７及びＶ１１を比較した電圧値Ｖ１２により、クロック切換回路１８が制御され、アップ・ダウンカウンタ５の基準クロックの周波数が切り換えられる。 - 特許庁

When the serial data for the differential signal line and the clock mapping are changed, the connection switching circuit 20 switches the connection of the signal lines for replacing the clock by the serial data, and the mapping changing circuit 110 changes the mapping of the data channel for the parallel data outputted from the serial/parallel conversion circuit 40.例文帳に追加

差動信号線に対するシリアルデータ、クロックのマッピングが変更された場合に、接続切り替え回路２０が、クロックとシリアルデータを入れ替えるための信号線の接続の切り替えを行い、マッピング変更回路１１０が、シリアル／パラレル変換回路４０から出力されるパラレルデータに対するデータチャネルのマッピングの変更を行う。 - 特許庁

The switching section 284 uses the high speed clock CLK 3 from the clock conversion section 21 as a switching command, selects one bit each from the 10-bit data of the parallel form according to a prescribed order, provides an output of 1-bit data from an output terminal 284b, converts the parallel data into data of a serial form, and gives the resultant data to an output buffer 286.例文帳に追加

切替部２８４は、クロック変換部２１からの高速クロックCLK3を切替指令として用いることで、パラレル形式の１０ビットデータ中から１ビットずつ所定の順序に従って選択して出力端子２８４ｂから出力することで、パラレルデータをシリアル形式のデータに変換し、出力バッファ２８６に渡す。 - 特許庁

A parallel A/D conversion circuit comprises a plurality of comparators for comparing input signals in parallel, input signal wirings for distributing an input signal to the plurality of comparators, and a sampling clock distribution circuit for distributing a sampling clock for sampling the input signal for the plurality of comparators and determining distributing timing of the sampling clock in accordance with a delay of the input signal by the input signal wirings.例文帳に追加

並列形Ａ／Ｄ変換回路は、入力信号を並列に比較する複数の比較器と、複数の比較器に対して入力信号を分配する入力信号配線と、複数の比較器に対して入力信号をサンプリングするサンプリングクロックを分配し、サンプリングクロックの分配タイミングが、入力信号配線による入力信号の遅延に応じて決定されるサンプリングクロック分配回路とを有している。 - 特許庁