例文 (438件) |
wiring testの部分一致の例文一覧と使い方
該当件数 : 438件
The BSC macrostructures 10A, 10B for three-dimensional wiring includes a BSC (boundary scan cell) 12, and an opening electrode 11 for electrode connection connected to the BSC 12, thus performing the boundary scan test in the low-cost configuration without increasing the size of the system.例文帳に追加
本発明に係る3次元配線用BSCマクロ構造10A、10Bは、BSC(バウンダリスキャンセル)12と、BSC12に接続された電極接続用の開口電極11と、を備えた構成により、システムサイズを肥大化することなく、低コストな構成でバウンダリスキャンテストを行う。 - 特許庁
The circuit element group where a plurality of circuit elements are arranged and a pad group where pads for electrically performing the input/ output to their circuit elements are arranged and a wiring pattern group for connecting the circuit elements with the pads are made into one component, and four components are independently arranged in the test element group.例文帳に追加
複数の回路素子を配置した回路素子群とそれら回路素子に電気的な入出力を行う為のパッドを配置したパッド群と回路素子とパッドを接続する配線パターン群をひとつの構成要素とし、評価素子群内に4構成を独立配置する。 - 特許庁
To provide a semiconductor device and a testing method thereof wherein complexity in configuration for testing can be reduced, in a circuit to be tested corresponding to a signal terminal in which inter-chip wiring is formed, and a test equivalent to the case of testing a single semiconductor chip can be performed.例文帳に追加
チップ間配線がなされた信号端子に対応するテスト対象回路について、テストを行うための構成が複雑化することを抑制しつつ、半導体チップ単体の場合と同等のテストを行うことができる半導体装置およびそのテスト方法を提供する。 - 特許庁
A selector 12a is given a test signal TDI to its input terminal A, its input terminal B is connected to the output terminal 13a of an internal logic circuit 11, and its output terminal O is connected to the input terminal 24a of an internal logic circuit 21 by way of wiring 31a.例文帳に追加
セレクタ12aは、その入力端Aへテスト信号TDIが与えられ、その入力端Bが内部ロジック回路11の出力端13aに、その出力端Oが配線31aを介して内部ロジック回路21の入力端24aに、それぞれ接続される。 - 特許庁
The wiring board 10, provided with conductive patterns on the surface, is further provided with fusible test pats 15, 16, 17 and 19 by printing or applying a conductive material, such that at least one end part thereof is connected with any one of the conductive patterns.例文帳に追加
表面に導電パターンを備えた配線基板10であって、少なくとも一端が、上記導電パターンのいずれかに接続されるように、導電性材料の印刷,塗布等により溶融性テストパット15,16,17,19を設けることにより、配線基板10を構成する。 - 特許庁
To provide a protection circuit that protects a semiconductor integrated circuit from the eddy current noise of an ESD and eddy current noise in a latch-up test and can enhance the degree of flexibility in the arrangement of wiring from a power terminal to a protective element, and to prevent a chip area from increasing.例文帳に追加
半導体集積回路をESDの過電流ノイズ及びラッチアップ試験の過電流ノイズから保護する保護回路であって、電源端子から保護素子への配線の配置の自由度を高めることができ、チップ面積の増大とはならない、保護回路を提供する。 - 特許庁
To provide a semiconductor device in which the stress mutually applied to material members and package wirings which constitute the semiconductor device are reduced, when the temperature of the semiconductor device varies, immediately after the contact formation of the package wiring or at thermal shock test.例文帳に追加
パッケージ配線の接続直後や熱衝撃試験時などで半導体装置の温度が変化する際において半導体装置を構成する各部材やパッケージ配線に互いにかかる応力を低減することが可能な半導体装置を提供することを目的とする。 - 特許庁
To overcome the problem such that, related to a functional test for an A/D converter in a semiconductor integrated circuit, testing of a fast A/D converter at an actual operation speed is difficult because wiring delay in the semiconductor integrated circuit from the output of A/D converter to the input of a tester affects much.例文帳に追加
半導体集積回路内のA/D変換器の機能テストでは、A/D変換の出力からテスタ入力までの半導体集積回路内の配線遅延が大きく影響を与えるため、高速A/D変換器の実動作スピードでのテストが困難である。 - 特許庁
To provide a cable module of the electrical wiring penetration part of a nuclear reactor containment vessel capable of eliminating a pressure-leak test in the electrical wire replacement of the nuclear reactor containment vessel and replacing the electrical wire while maintaining the air-tightness.例文帳に追加
原子炉格納容器電気配線貫通部の電線交換における耐圧漏洩試験を排除することができ、気密性を維持し続けたままで電線を交換することができる原子炉格納容器電気配線貫通部のケーブルモジュールを提供することを目的とする。 - 特許庁
To safely carry out a voltage-withstanding test by separating a ground fault detecting circuit from a main circuit by a simple switch operation for a ground fault breaker of a single structure having a body case with a shared component with a wiring breaker, and components of a ground fault detecting/separating device mounted therein.例文帳に追加
本体ケースに配線用遮断器との共用部品,および漏電検出,引外し用部品を内装した単体構造の漏電遮断器を対象に、簡単なスイッチ操作で漏電検出回路を主回路から切り離して耐電圧試験を安全に行えるようする。 - 特許庁
To provide a means by which wiring channel regions relating to signal distribution, quantity of buffers, FF, or the like, and the number of LSI pins can be reduced, and mounting to a chip can be facilitated, in a built-in type self test circuit (BIST) for testing a CAM-macro.例文帳に追加
CAMマクロをテストするための組み込み型自己テスト回路(BIST)回路において、信号分配にかかわる配線チャネル領域、バッファ、FFなどの物量およびLSIピン数の削減を可能とし、チップへの実装を容易化する手段を提供するものである。 - 特許庁
Consequently, heat generated by the heat-generating electronic component 22a is efficiently dissipated from a heat sink 40 via TP wiring 34, the test points 32, and a silicon adhesive 48, thereby suppressing rises in the temperature of the heat-generating electronic component 22a and low-heat-generating electronic component 22b.例文帳に追加
これにより、発熱性電子部品22aで発生した熱をTP配線34,テストポイント32,シリコン接着剤48を介してヒートシンク40から効率良く放熱することができ、発熱性電子部品22aや低発熱性電子部品22bの昇温を抑制することができる。 - 特許庁
To provide an output buffer circuit which implements the performance test of a receiving circuit in a state where a single LSI unit or short wiring is connected, by achieving the pseudo transmission loss of a practical use state by adjusting an adjustable pre-emphasis amount of the output buffer circuit including a pre-emphasis function.例文帳に追加
プリエンファシス機能を有する出力バッファ回路の、調整可能なプリエンファシス量を調整して、実使用状態の擬似的な伝送損失を実現して、LSI単体または短い配線を接続した状態で、受信回路の性能テストを実施する出力バッファ回路を提供する。 - 特許庁
A backplane test system sequentially transmits signals from some pin among a plurality of electrically conductive pins of a backplane to all the other pins, detects writing formed between pins at which the signals have been received and the pin, and stores pins on both ends of detected wiring.例文帳に追加
バックプレーン試験システムは、バックプレーンが有する複数の導電性のピンのうちあるピンから順に、他の全てのピンに対して信号を送信し、当該信号を受信したピンと当該あるピンとの間に形成されている配線を検出し、検出した配線の両端のピンを記憶する。 - 特許庁
In pull-down circuits 3.1-3.n of a SRAM chip 1, an external power source voltage Vcc is kept at the minimum standard voltage Vr at the time of data retention, while an internal voltage Vi of power source wiring L1-Ln is pulled down in response to a test signal TE1 made a 'H' level.例文帳に追加
SRAMチップ1のプルダウン回路3.1〜3.nは、外部電源電圧Vccがデータリテンション時の最小規格電圧Vrにされるとともにテスト信号TE1が「H」レベルにされたことに応じて、電源配線L1〜Lnの内部電圧Viを最小規格電圧Vrにプルダウンする。 - 特許庁
An electromechanical conversion device such as an electrostatic capacitance type ultrasonic conversion device includes an electromechanical conversion element 10 having a movable area 16 for receiving an acoustic wave emitted from a test object, an electric wiring board 13 electrically connected to the element 10, and a reflection suppression layer 12.例文帳に追加
静電容量型超音波変換装置などの電気機械変換装置は、被検体から放出される音響波を受信するための可動領域16を有する電気機械変換エレメント10と、エレメント10と電気的接続を取る電気配線基板13と、反射抑制層12を有する。 - 特許庁
To provide a method for manufacturing a semiconductor device wherein the problems are prevented such as a short circuit, an adhesion failure, and focus deviation etc., due to over-etching of wiring because the areas of overlapping regions for connection are randomly different, in a method for forming fine wiring which is a test pattern and wide leads connected to it on a semiconductor substrate by double exposure using two masks.例文帳に追加
テストパターンである微細配線とそれに繋がる幅広の引き出し配線とを2枚のマスクを用いた2重露光により半導体基板上に形成する方法において、繋ぎ合わせるオーバーラップ領域の面積がランダムに異なっていたため発生していた、配線のオーバーエッチングにより短絡、密着性不良、フォーカスずれ等の諸問題を発生させない半導体装置の製造方法を提供する。 - 特許庁
In the process, binarization data for making only the gradation voltage wiring L to be selected from a first TEST terminal 5a is input and digital gradation data showing gradation corresponding to the gradation voltage wiring L is input from a gradation data input terminal 12 for detecting high level output from an output terminal 10 corresponding to the digital gradation data.例文帳に追加
このとき、第1のTEST端子5aから前記選択されるべき階調電圧用配線Lのみをハイレベルにする2値化データを入力するとともに、階調データ入力端子12から該階調電圧用配線Lに対応する階調を示すディジタル階調データを入力し、該ディジタル階調データに対応する出力端子10からハイレベルの出力がされるか否かを検出する。 - 特許庁
To establish a selection standard for a resin composition used for an insulating layer which is capable of predicting a final reliability test result to some extent and furthermore making an evaluation in a comparatively short time, and to provide a very reliable wiring board and its manufacturing method consequently.例文帳に追加
本発明の課題は、最終的な信頼性試験結果を少なくともある程度予測することが可能で、更には比較的短時間での評価が可能な、絶縁層用樹脂組成物の選定基準を確立し、ひいては信頼性の高い配線基板、及び配線基板の製造方法を提供することにある。 - 特許庁
A terminal electrode 7 for test is provided on the outside of each printed board 2 formed in a base material substrate 1 and the electrode 7 is electrically connected to the wiring pattern, etc., of the printed board 2 through a conductor pattern 8 provided on a narrow-width piece 3 which integrally connects the printed board 2 to the base material substrate 1.例文帳に追加
前記素材基板1のうち各プリント基板2の外側の部分に、前記テスト用端子電極7を設けて、このテスト用端子電極7を、前記プリント基板2を素材基板1に一体的に連結する細幅片3に設けた導体パターン8を介して、プリント基板2における配線パターン等に電気的に接続する。 - 特許庁
A ground plate 44, provided with heaters 5, is interposed between a plurality of sockets 40 to which IC devices 9 are electrically connected, and a test head 3 to which the sockets 40 are electrically connected and the sockets 40 and head 3 are electrically connected to each other through wiring passed through through-holes 441 of ground plate 44.例文帳に追加
ヒータ5が設けられたグランドプレート44を、ICデバイス9が電気的に接続される複数のソケット40と、複数のソケット40が電気的に接続されたテストヘッド3との間に介設し、グランドプレート44の貫通孔441を通る配線によってソケット40とテストヘッド3とが電気的に接続する。 - 特許庁
The substrate for printed wiring is made of an aromatic polyether resin, and has a total light transmissivity of ≥90% by a JIS K7105 transparency test method or a light transmissivity of ≥85% at 400 nm when a film thickness is 50±10 μm.例文帳に追加
芳香族ポリエーテル樹脂からなるプリント配線用基板であって、フィルム厚みが50±10μmの場合において、JIS K7105透明度試験法における全光線透過率が90%以上、もしくは、400nmの光透過率が85%以上であることを特徴とするプリント配線用基板である。 - 特許庁
To provide a photocurable/thermosetting resin composition suitable for an interlaminar insulation resin of a printed wiring board, a solder resist developable by an aqueous alkali solution, or the like, having high flame retardancy passing a UL combustion test, and excellent bleeding out resistance, resilience, folding resistance, adhesion, flexibility, heat resistance at the use of lead-free solder, moisture resistance and insulating properties.例文帳に追加
UL燃焼試験に合格する高難燃性、耐ブリードアウト性、柔軟性、耐折性、密着性、可撓性、鉛フリーはんだ使用時の耐熱性、耐湿性、絶縁性に優れ、プリント配線板の層間絶縁樹脂やアルカリ水溶液で現像可能なソルダーレジスト等に好適な光硬化性・熱硬化性樹脂組成物を提供する。 - 特許庁
The semiconductor valuation apparatus includes a plurality of connecting pads 4 located on the peripheries of opening portions 3 and connected with a plurality of pads of a semiconductor wafer to be valued by ones to ones, pins 2 which are located around a circumference of the wafer and test signals are inputted into, and wiring 5 connecting the connecting pads 4 with the pins 2.例文帳に追加
開口部3周囲に設けられ、被評価半導体ウエハーの複数のパッドにそれぞれ1対1で接続される複数の接続パッド4と、外周部に設けられ、試験用信号が入力されるピン2と、前記接続パッド4と前記ピン2とを接続する配線5とを有する半導体評価装置である。 - 特許庁
If the blind via hole 4 is formed within the allowable limit (shown in Fig. 1 (c)), since above conductive state is not realized, the presence of the conductive state can be checked by the wiring test to inspect the existence of the misregistration of the blind via hole 4, which exceeds the allowable limit.例文帳に追加
ブラインドビアホール4が許容限界内の位置ずれをもって形成された場合(図1の(c)に示した場合)には上記の導通状態は実現しないから、上記の導通状態の有無を布線検査によって検査することによって、ブラインドビアホール4の許容限界を超える位置ずれの有無を検査することができる。 - 特許庁
A bump 53 is formed on the electrode pad 52 of a semiconductor device 50 and brought into contact with a measuring land 56 at the forward end part of the wiring pattern 55 of a flexible sheet 54 placed on the lower surface of a probe card 53 fixed to the lower surface of a test board 53 on the measuring equipment side thus measuring the characteristics.例文帳に追加
半導体装置50の電極パッド52上に突起53を形成し、測定装置側のテストボード53の下面に取付けられているプローブカード53の下面のフレキシブルシート54の配線パターン55の先端部の測定用ランド56に上記突起53を接触させて特性の測定を行なう。 - 特許庁
To solve a problem that, in a four terminal measuring device implementing connection check by loading check current to wiring connecting between a measuring device and a test object, since it is required to cutoff a current source so that the measured current does not flow during the connection checking period or to reduce measured current value, constituent becomes complicated.例文帳に追加
計測装置と被測定物間を接続している配線にチェック電流を流して接続チェックを行う4端子計測装置において、接続チェックを行う間は測定電流が流れないように電流源を切り離すか、測定電流値を小さくしなければならず、構成が複雑になるという課題を解決する。 - 特許庁
Then, an external terminal 52 is arranged for the discharging resistance 41 independently of an external power supply terminal 51 for the boosting circuit 40, and the both terminals 51 and 52 are connected by wiring on a TCP, or connected by wire-bonding in packaging posterior to the test so that a normal operation can be realized.例文帳に追加
そして、前記昇圧回路40用の外部電源端子51とは別に、前記放電抵抗41用に外部端子52を設け、試験後のパッケージング時に、TCP上の配線によって両端子51,52を接続したり、ワイヤボンディングによって接続することで、通常動作を実現することができる。 - 特許庁
To provide a process for manufacturing a printed wiring board in which GO/NO-GO test can be carried out easily on behalf of the whole product or the whole work, tendency of phenomenon such as the distribution, shape or size of abnormalities like air bubbles or wrinkles can be recognized, and an optimization index of process can be obtained.例文帳に追加
製品全体またはワーク全体を代表して容易に良否判定することができ、また気泡やしわのような異常の分布、形状、大きさのような現象の傾向を把握することができ、工程の最適化の指標を得ることができるプリント配線基板の製造方法を提供する。 - 特許庁
To provide a laminated body for a flexible printed wiring board that comprises a conductor layer formed on a resin film, has an excellent etching characteristic and excellent adhesion between the resin film and the conductor layer, which are particularly held even after a durability test, and thereby has superior reliability.例文帳に追加
樹脂フィルム上に導体層を形成してなるフレキシブルプリント配線板用積層体において、エッチング性に優れ、且つ樹脂フィルムと導体層との密着性にも優れ、特にこれが耐久試験後も保持され、優れた信頼性を示すフレキシブルプリント配線板用積層体を提供することを課題とする。 - 特許庁
To provide a photo-curable or thermosetting resin composition which has high flame retardancy passing UL combustion test, is excellent in bleed-out resistance, flexibility, folding resistance, adhesiveness, heat resistance, moisture resistance, and insulating property, and is suitable for an interlayer insulated resin for printed wiring boards, a solder resist capable of being developed with an alkali aqueous solution, or the like.例文帳に追加
UL燃焼試験に合格する高難燃性、耐ブリードアウト性、柔軟性、耐折性、密着性、可撓性、耐熱性、耐湿性、絶縁性に優れ、プリント配線板の層間絶縁樹脂やアルカリ水溶液で現像可能なソルダーレジスト等に好適な光硬化性・熱硬化性樹脂組成物の提供。 - 特許庁
The method for manufacturing the semiconductor device comprises the steps of dividing the circuit, formed on the semiconductor wafer into a plurality of circuit blocks, forming wirings capable of independently supplying power to each of circuit blocks divided, performing DC current test for each circuit blocks, by independently supplying power through the wiring, and forming the wiring for mutually connecting wirings which are arranged corresponding to each of a plurality of the circuit blocks.例文帳に追加
半導体装置の製造方法において、半導体基板上に設けられる回路を複数の回路ブロックに分割し、上記分割された各回路ブロックの各々において、独立して電源供給を可能とする配線を形成する工程と、上記配線を介して電源供給を行って回路ブロック毎での直流電流試験を行う工程と、上記複数の回路ブロックの各々に対応して設けられる配線を相互に接続する配線形成工程と含むようにする。 - 特許庁
To provide a board for mounting semiconductors, a method for manufacturing the same, a package using the same and a method for manufacturing the package usable for a small package with superior reliability, applicable to miniaturization and high density, and capable of preventing package cracks in reflow and an open and short circuit of a wiring conductor in a temperature cycling test.例文帳に追加
小型化、高密度化に対応可能で、かつ、リフロー時のパッケージクラック、及び温度サイクル試験時の配線導体の断線やショートを防止し、信頼性に優れる小型の半導体パッケ−ジに用いることのできる半導体搭載用基板とその製造方法、及びこれを用いた半導体パッケージ並びにその製造方法を提供する。 - 特許庁
To provide a semiconductor device which can be improved in degree of integration through a method wherein a region of an electrode pad on which a test probe is made to abut is defined, an external electrode is bonded to an electrode pad avoiding its region where a probe mark is liable to be printed so as to improve bonding reliability, and a wiring providing region is expanded in a circuit under the electrode pad.例文帳に追加
電極パッドに対してテストプローブを当接させる領域を定義し、電極パッドのプローブ痕が生じる領域を避けて外部電極をボンディングし、ボンディング信頼性を高めるとともに、電極パッドの下部の回路での配線の配設領域を拡大して高集積化を実現することを可能にした半導体装置を提供する。 - 特許庁
To provide a semiconductor module and its tester facilitating high-density mounting of electronic components, structural designing, testing, and failure analysis of semiconductor modules and to provide a small semiconductor module having a high frequency circuit capable of preventing or reducing deterioration of high frequency characteristics due to influence of internal wiring and excelling in test convenience.例文帳に追加
電子部品の高密度実装や半導体モジュールの構造設計、検査および故障解析などが容易である半導体モジュールとその検査装置を提供し、さらには、高周波回路を有する小型の半導体モジュールにおいて、内部配線の影響による高周波特性の劣化が防止あるいはより低減され且つ検査の利便性に優れた半導体モジュールを提供すること。 - 特許庁
To provide a semiconductor device which defines an area for making a test probeto abut on an electrode pad, bonds an external electrode away from an area where a probe mark of the electrode pad is left, elevates the reliability of bonding, and enables high integration by expanding a location area of wiring on a circuit under the electrode pad, and to provide its inspection method and its manufacturing method.例文帳に追加
電極パッドに対してテストプローブを当接させる領域を定義し、電極パッドのプローブ痕が生じる領域を避けて外部電極をボンディングし、ボンディング信頼性を高めるとともに、電極パッドの下部の回路での配線の配設領域を拡大して高集積化を実現することを可能にした半導体装置とその検査方法及び製造方法を提供する。 - 特許庁
A system for testing a collection of the device chips by temporarily attaching them to a carrier having a plurality of receptacles with microdendritic features; the receptacles matching with and pushed in contact with a matching set of contact pads on the device chips; the carrier additionally having test pads connected to the receptacles through interconnect wiring.例文帳に追加
マイクロ樹枝状フィーチャを有する複数のレセプタクルを有するキャリアに一時的に取り付けることによってデバイス・チップの集合体を試験するためのシステムであって、レセプタクルが、デバイス・チップ上のコンタクト・パッドの合致する組と合致し、接触した状態で押され、前記キャリアがさらに、相互接続配線を介してレセプタクルに接続されたテスト・パッドを有するシステムを提供すること。 - 特許庁
In this semiconductor testing device constituted so that input terminals of the plurality of DUTs are connected in parallel, and that a test signal is applied thereto simultaneously, the plurality of DUTs are mounted on a common DUT interface board, and a wiring pattern distributed in the branched state to the plurality of DUTs is branched at one branch point, and formed so that each length from the branch point to each DUT point is set to be equal.例文帳に追加
複数のDUTの入力端子を並列接続して試験信号を同時に印加するように構成された半導体試験装置において、 前記複数のDUTは共通のDUTインタフェースボードに実装され、前記複数のDUTに分岐配線する配線パターンは1箇所の分岐点で分岐され、この分岐点から各DUT点までが等しい長さになるように形成されていることを特徴とするもの。 - 特許庁
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