「wiring test」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

The logic circuit test apparatus 10 includes a failure estimation section 110 estimating a failure estimation degree of a signal line by a wiring condition obtained from design data of the logic circuit.例文帳に追加

論理回路試験装置１０は、論理回路の設計データから得た配線条件により信号線の故障推定度を推定する故障推定部１１０を備える。 - 特許庁

To provide a base substrate capable of simply detecting a latent distortion occurring at a part corresponding to each flexible printed-wiring board without cutting out a test piece.例文帳に追加

試験片等を切り出すことなく、各フレキシブルプリント配線板に対応する部分に生じる潜在歪を容易に検出することができるベース基板を提供する。 - 特許庁

The arrangement of the plurality of unit array wiring lines 21 and 22 by partially overlapping with each other can improve the arrangement density of the devices under test 11 and 12.例文帳に追加

複数の単位アレイ配線２１，２２どうしを部分的に重ね合わせて（オーバーラップさせて）配置することにより、被測定素子１１，１２の配置密度を高めることが可能となる。 - 特許庁

Moreover, the output latency of the detected result of a defective storage cell by the test can be adjusted, according to the signal propagation delay time with the wiring load of a signal path.例文帳に追加

更に、試験による不良記憶セルの検出結果の出力レイテンシを、信号経路の配線負荷に伴う信号伝播遅延時間に応じて調整することができる。 - 特許庁

To provide a test circuit for a semiconductor device that can quickly detect failures, and at the same time, can specify the place of short-circuiting failure of wiring.例文帳に追加

短い時間で不良の発生を検出することができると共に配線のショート不良の発生箇所を特定することができる半導体装置用テスト回路を提供する。 - 特許庁

A plurality of test terminals Ta to Tf are formed in a substantially rectangular shape, such that respective widths thereof increase toward respective one sides from respective ends of the plurality of wiring patterns 12a to 12f.例文帳に追加

複数のテスト端子Ｔａ〜Ｔｆは、複数の配線パターン１２ａ〜１２ｆの端部から一方の側方に幅広となるように略矩形状に形成される。 - 特許庁

To provide an interphone apparatus capable of attaining ease of wiring connection works even when many wires are connected and easily executing a connection confirmation test.例文帳に追加

多数の配線を接続する場合であっても、配線接続作業をし易くすると共に、接続確認試験を容易に行うことができるインターホン機器を提供する。 - 特許庁

During a test of the circuit 11, the circuit 14 is bypassed using a bypass wiring 16 and the data to be not demodulated are directly transferred to the DRAM 20.例文帳に追加

リードチャネル回路１１のテスト時には、バイパス配線１６を用いて８−１６復調回路１４をバイパスし、復調されないデータを直接ＤＲＡＭ２０に転送する。 - 特許庁

To prevent deterioration of wettability to solder on a wiring layer and bonding strength being evaluated by shear test or exfoliation, swelling, and the like, of a plating layer at the time of solder jointing.例文帳に追加

半田接合の際に、配線層への半田のヌレ性およびシェアー試験により評価される接合強度の劣化や、めっき層のハガレ・フクレ等が発生する。 - 特許庁

To provide a method by which such a semiconductor device capable of avoiding corroded wires or short-circuiting between wires in wiring for burn-in test after a wafer is diced can be manufactured.例文帳に追加

ウェーハのダイシング後におけるバーンイン用の配線によって引き起こされる種々の問題を回避することができる半導体装置の製造方法を提供すること。 - 特許庁

To prevent the deterioration in wettability of solder to a wiring layer and the deterioration in the bonding strength evaluated by a shear test and the peeling or bulging of a plated layer in a bonding process by solder.例文帳に追加

半田接合の際に、配線層への半田のヌレ性およびシェアー試験により評価される接合強度の劣化や、めっき層のハガレ・フクレ等が発生する。 - 特許庁

To provide an inspection method of a wiring board, capable of reliably performing an electrical test, by always properly connecting measurement terminals for electrical inspection, to solder bumps.例文帳に追加

電気検査用の測定端子を半田バンプに常に良好に接続することによって確実に電気テストを行なうことができる配線基板の検査方法を提供すること。 - 特許庁

To highly accurately evaluate a defect identification pattern without requiring any destructive analysis involving visual check with regard to a multilayer wiring board and its test method.例文帳に追加

多層配線基板及び多層配線基板の試験方法に関し、目視を伴った破壊解析を要することなく欠陥識別パターンの評価を精度良く行う。 - 特許庁

November, 1996: The voltage of the overhead wiring of the Ishiyama-Sakamoto Line was increased from 600V to 1500V at midnight, when no trains ran during the time between the last train and the first train, and the test operation of model 800 electric cars commenced (it continued until July of the following year). 例文帳に追加

1996年（平成8年）11月-終電～始発間の深夜に石山坂本線の架線電圧を600Vから1500Vに昇圧し、800系電車の試運転開始（翌1997年7月まで）。 - Wikipedia日英京都関連文書対訳コーパス

To reduce hold time errors which occurs because the wiring length of a signal line for a scan test between registers is short, without increasing the area of a semiconductor integrated circuit.例文帳に追加

レジスタ間のスキャンテスト用信号線の配線長が短いことで発生するホールドタイムエラーを、半導体集積回路の面積を増大させることなく低減させること。 - 特許庁

The test lead connection terminal 10 includes a panel plate 11 made of an insulating material and a wiring section 12 made of a conductive material on a top surface of the panel plate 11.例文帳に追加

試験用リード接続端子１０は、絶縁材料からなるパネル板１１と、パネル板１１の表面に形成された導電材料からなる配線部１２とを具備する。 - 特許庁

Then, writing proper for a common register and the redundant register is performed by a wiring connecting part 108, so that a semiconductor integrated circuit configured to be suitable for a scan test can be generated.例文帳に追加

配線接続部１０８で共通レジスタと冗長レジスタに適切な配線が行われ、スキャンテストに適した構成をした半導体集積回路が生成される。 - 特許庁

The ITO wiring 2 in a thin film multilayer wiring electrode pattern has a narrow part 2p between a terminal part 2c to be electrically connected to the wiring conductor of a film substrate and the substrate end face 1e of a TFT substrate 101, so as to connect a test probe for the display inspection of a liquid crystal panel single body.例文帳に追加

薄膜多層配線電極パターンのＩＴＯ配線２は、フィルム基板の配線導体に電気的に接続される端子部２ｃとＴＦＴ基板１０１の基板端面１ｅとの間に、液晶パネル単体の表示検査の際にテスト用プローブを接続するための狭小部２ｐを有している。 - 特許庁

A means 44 is provided for comparing a fatal region pattern 34 which is generated from design data for forming a wiring pattern and shows necessary indispensable regions corresponding to the center of the wiring pattern with an inspected pattern obtained from wiring patterns on an object under test, thereby detecting the defect from the non-coincidence of both patterns.例文帳に追加

配線パターンを形成するための設計データから生成され前記配線パターンの中心部に対応する必要不可欠な領域を示す致命領域パターンと、前記被検査物上の配線パターンから得た検査パターンとを比較して、両パターンの不一致により欠陥を検出する比較手段４４を有する。 - 特許庁

To provide a ceramic wiring board for a probe card that has low wiring resistance and a small position shift between a probe pin provided to the ceramic wiring board for the probe card and a measurement pad formed on a surface of an Si wafer in a thermal load test, and is suitably usable for inspection of electric characteristics, and a probe card using the same.例文帳に追加

配線抵抗が低く、熱負荷試験時において、プローブカード用セラミック配線基板に設けられたプローブピンとＳｉウエハの表面に形成された測定パッドとの位置ずれが小さく、電気特性の検査に好適に使用できるプローブカード用セラミック配線基板とこれを用いたプローブカードを提供する。 - 特許庁

The semiconductor device comprises: a VINT generation circuit 11 generating a constant voltage inside a chip; and a test circuit 12 connecting power supply wiring VDD supplying potential from the outside to wiring VINT supplying potential from the VINT generation circuit 11 via a prescribed value of resistance, based on control input in a test mode.例文帳に追加

本発明の半導体装置は、チップ内部で定電圧を生成するＶＩＮＴ発生回路１１と、テストモードにおいて、外部からの電位を供給する電源配線ＶＤＤとＶＩＮＴ発生回路１１からの電位を供給する配線ＶＩＮＴとを制御入力に基づいて所定の抵抗値で接続するテスト回路１２を有する。 - 特許庁

Scanning only flip-flops 10 and 11 for reducing the wiring delay are inserted between an input pad 5 for test data and the first-stage flip-flop 8 on a scan chain, and a scanning only flip-flop 12 for reducing the wiring delay is inserted between the last-stage flip-flop 9 on the scan chain and an output pad 6 for the test result.例文帳に追加

テストデータの入力パッド５とスキャンチェーン上の初段フリップフロップ８との間に配線遅延を減少させるためのスキャン専用フリップフロップ１０，１１を、スキャンチェーン上の最終段フリップフロップ９とテスト結果の出力パッド６との間に配線遅延を減少させるためのスキャン専用フリップフロップ１２をそれぞれ挿入する。 - 特許庁

The mounting substrate has connecting wiring (50) connecting a data input-output terminal (10c) for the first semiconductor device (3) and the data input-output terminal (11d) for the second semiconductor device (4), and has branch wiring (51) to a test terminal (12t) from an intermediate section.例文帳に追加

実装基板に第１の半導体デバイス（３）のデータ入出力端子（１０ｃ）と第２の半導体デバイス（４）のデータ入出力端子（１１ｄ）と接続する接続配線（５０）を有し、途中からテスト端子（１２ｔ）に至る分岐配線（５１）を有する。 - 特許庁

A skewness adjusting device 21 is connected to both of a clock wiring 30 and a data wiring 31 at the time of test so that the timing of a clock and data is made the same as internal signal transmitting timing at the time of normal operation, and its equivalent parasitic capacity is adjusted.例文帳に追加

クロックとデータのタイミングを、通常動作時の内部信号伝達タイミングと同じになるように、テスト時のクロック配線３０及びデータ配線３１の双方にスキュー調整装置２１を接続し、その等価寄生容量を調整する。 - 特許庁

On the fixed layer, scan clock wiring 11 for supplying a scan clock performing scan test to a selection circuit 4, and clock wiring for supplying the output from the selection circuit 4 to a flip-flop 51 on a scan path are formed.例文帳に追加

固定層には、スキャンテストを行なうためのスキャンクロックを選択回路４に対して供給するスキャンクロック配線１１と、選択回路４の出力をスキャンパス上のフリップフロップ５１に対して供給するクロック配線とを形成している。 - 特許庁

After this preparation process, a voltage input test of the existing remote monitoring controller is performed with a disconnecting switch on, while performing a test process of voltage input test of a new remote monitoring controller with the disconnecting switch off, and after the test process with the disconnecting switch off, an existing one removal process of removing wiring having their base end at the existing remote monitoring controller is performed.例文帳に追加

この準備工程の後、断路スイッチを入りにして、既設の遠方監視制御装置の電圧入力試験を実施する一方、断路スイッチを切りにして、新設の遠方監視制御装置の電圧入力試験を実施する試験工程と、試験工程の後、断路スイッチを切りにして、既設の遠方監視制御装置を基端とする配線を撤去する既設撤去工程とを実施する。 - 特許庁

An inspecting object 1 is pressed to the test substrate 2 by pushing down a press jig 5 provided in an upper part of the object 1 such as a semiconductor device to connect a high-frequency signal terminal of the inspecting object 1 to a high-frequency signal wiring on the test substrate 2.例文帳に追加

半導体デバイス等の被検査体１の上部に設けられたプレス治具５を押し下げることにより、被検査体１が試験基板２に押し付けられ、被検査体１の高周波信号端子と、試験基板２上の高周波信号配線が接続される。 - 特許庁

An unoccupied area capable of arranging the first test pad in a test pad arranging layer immediately the an upper side of the selected processing pattern is searched out of the processing patterns by an unoccupied area searching means 12 based on wiring rule information 31 and target layer information 34.例文帳に追加

そして、配線ルール情報３１とターゲット層情報３４に基づいて、空き領域探索手段１２により、選択された処理パターンの直上のテストパッド配線層に第１テストパッドを配置できる空き領域が処理パターン中から探索される。 - 特許庁

To make a transition to a test mode easily, quickly and reliably by previously forming two electrodes for testing, which are short-circuited to each other in the test mode of a wiring board, and contriving the configuration of the two electrodes for testing.例文帳に追加

配線基板のテストモードで互いに短絡される２つのテスト用電極をあらかじめ基板本体に形成しておくと共に、２つのテスト用電極の構成に工夫を講じることによって、テストモードへの移行を容易かつ迅速に、しかも確実に行う。 - 特許庁

To reduce a test vector length and a test time including a maximum and a minimum propagation delay due to an interconnection noise of a signal wiring in a semiconductor integrated circuit device having a configuration to connect a plurality of circuit blocks in an interconnection region.例文帳に追加

複数の回路ブロックを配線領域で接続する構成を持つ半導体集積回路装置において、信号配線の相互接続ノイズによる最大及び最小の伝搬遅延を含む試験のテストベクタ長と試験時間を削減することを目的とする。 - 特許庁

A semiconductor storage includes a first generation unit for generating signals for selecting a test from a plurality of tests, a potential generation unit for generating potential based on the signals, one wiring connected to the potential generation unit, an extraction unit connected to the wiring for extracting the signals based on the potential of the wiring, and a second generation unit for generating test signals based on the converted signals.例文帳に追加

本実施形態の半導体記憶装置は、複数のテストからテストを選択する信号を生成する第１生成部と、前記信号に基づいた電位を生成する電位生成部と、前記電位生成部に接続された１の配線と、前記配線と接続され、前記配線の電位に基づいた前記信号を抽出する抽出部と、変換された前記信号に基づいてテスト信号を生成する第２生成部とを備えることを特徴とする。 - 特許庁

A method for wire bonding the semiconductor device comprises a step of preparing a bonding pad 38 in which a wire bonding region 34 and a test region 36 formed outside the region 34 are set, a step of executing a characteristic test for a semiconductor element in the test region, and a step of wire bonding to wire a wiring 60 in the wire bonding region.例文帳に追加

ワイヤボンディング領域３４とワイヤボンディング領域３４外にテスト領域３６とが設定されたボンディングパッド３８を用意する工程と、テスト領域において半導体素子に対する特性テストを行う工程と、ワイヤボンディング領域においてワイヤ６０を結線するワイヤボンディングを行う工程とを経ることにより半導体装置を得る。 - 特許庁

The method and apparatus are for testing wirings in a circuit base mounted with an integrated circuit, and has a circuit having the function of executing embedded-type time domain reflectivity test is incorporated therein, by sending out a test transition signal generated by the integrated circuit (IC) mounted thereon to the wiring 102 and capturing the reflection 502 of the test transition signal.例文帳に追加

集積回路を搭載した回路基盤の配線を試験する方法及び装置であって、搭載された集積回路より発生される試験遷移信号を配線１０２に送出し、その試験遷移信号の反射５０２をキャプチャすることにより、時間領域反射率試験を実施する機能を有する回路が組み込まれたＩＣを含む方法及び装置。 - 特許庁

When executing a test for electrical connection of the power source supply wiring, only a switch connected to a power source terminal to be tested is "closed", and the other power source switches are "opened".例文帳に追加

また、各電源供給配線の電気的接続試験を実施する場合には、試験対象の電源端子に接続されたスイッチのみを「閉」とし、その他の電源スイッチを「開」とする。 - 特許庁

To provide a method for inspecting a semiconductor device in which correlation of the yield to the roughness of the sidewall of a hole or a wiring trench is clarified and GO/NO-GO test is performed depending on the roughness of the sidewall.例文帳に追加

ホール又は配線溝の側壁荒れに対するイールドとの相関関係を明らかにし、側壁荒れに応じて良否を判定する半導体装置の検査方法を提供すること。 - 特許庁

To provide a semiconductor device which is constituted by mounting a plurality of chip ICs on a common semiconductor wiring board and in which various tests are performed easily, to provide a test method and to provide a mounting method.例文帳に追加

共通の半導体配線基板上に複数のチップＩＰを搭載して構成され、各種テストの容易化を図るための半導体デバイス，テスト方法，実装方法を提供する。 - 特許庁

At the conduction test, every time when the harness elementary wire is connected during a manufacturing process of the wire harness to be tested, an acceptance judgment of the wiring network is performed until final stage.例文帳に追加

上記導通検査では、検査対象となるワイヤーハーネスの製造過程で上記ハーネス要素電線が接続される度に当該回路網の良否判別を最終段階まで行う。 - 特許庁

Since the second metal wiring layer 19 and the sealing layer 29 are formed in a wafer process and a wafer test may be performed only once after a solder ball 35 is mounted, the manufacturing process is simplified.例文帳に追加

第２メタル配線層１９及び封止層２９をウェハプロセスにより形成し、さらに、ウェハテストは半田ボール３５を搭載した後の１回のみでよいので、製造工程が簡単になる。 - 特許庁

In a test coupon 10, there are provided a first through-hole 1, and second through-holes 2a to 2j which one by one correspond to each of wiring layers L2 to L11 used as detection subjects of the deviation.例文帳に追加

テストクーポン１０には、第一のスルーホール１と、ずれの検出対象となる配線層Ｌ２〜Ｌ１１の各々に一つずつ対応する第二のスルーホール２ａ〜２ｊとが設けられる。 - 特許庁

In a step of inspecting the presence or the absence of the short-circuit failure between the array substrate and the opposite substrate, a test voltage is applied to the sensor wiring through the sensor pad from the outside of the display panel.例文帳に追加

アレイ基板と対向基板との間の短絡不良の有無を検査する工程では、表示パネルの外部からセンサパッドを通じてセンサ配線に対してテスト電圧を印加する。 - 特許庁

To achieve a narrower frame and high-density wiring without inducing failure or problems in a reliability test and decrease in the production yield.例文帳に追加

信頼性試験における不良・問題の発生及び製造歩留まりの低下を招くことなく、狭額縁化及び高密度配線を可能とする表示装置を提供することを目的とする。 - 特許庁

To provide a multilayer printed wiring board wherein reliability is improved to secure electric connectivity and functionality thereof, in particular reliability to a drop test can be improved more.例文帳に追加

信頼性を向上させて、電気的接続性や機能性を確保させ、特に、落下試験に対する信頼性をより向上させることができる多層プリント配線板を提供する。 - 特許庁

To realize a semiconductor device capable of efficiently forming a pad by forming a test pad on a scribe region and capable of preventing short-circuit caused by the refuse of a wiring metal.例文帳に追加

スクライブ領域上にテストパッドを形成してパッドを効率よく形成することができるとともに、配線メタルのカスに起因する短絡を防ぐことができる半導体装置を実現する。 - 特許庁

To provide a BSC macrostructure for three-dimensional wiring for performing a boundary scan test in a low-cost configuration without increasing the size of a system, and to provide a substrate of the same.例文帳に追加

システムサイズを肥大化することなく、低コストな構成でバウンダリスキャンテストを行うことが可能な３次元配線用ＢＳＣマクロ構造およびその基板を提供することを目的とする。 - 特許庁

After decoding the test data by the descramble means 18, an inspection means 112 compares the data so as to inspect whether or not the wiring between the data transmitter 11 and the data receiver 17 is normal.例文帳に追加

デスクランブル手段１８で復号化後、検査手段１１２で比較することで、データ送信装置１１とデータ受信装置１７との間の結線が正常かどうかを検査する。 - 特許庁