「ion gate」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

An emitter 15 and a gate electrode 13 are protected from damages by the positive ion and excessive electrons caused by the gas to be emitted from the photoelectric transfer film 23, and stabilization of the action and low noise level of the cathode array are realized.例文帳に追加

光電変換膜23中から放出されるガスによる正イオン、余剰電子からエミッタ15とゲート電極13の損傷が防護され、陰極アレイの動作安定、低雑音が実現する。 - 特許庁

After that, impurities are selectively injected in the polysilicon thin film 3 via the gate insulating film 4 by using an ion-doping method or the like, and a source/drain region 7 and an LDD region 8 are formed at the same time.例文帳に追加

その後、イオンドーピング法等によりゲート絶縁膜４を介して、ポリシリコン薄膜３に選択的に不純物を導入すると、ソース・ドレイン領域７とＬＤＤ領域８が同時に形成される。 - 特許庁

To perform ion implantation to a prescribed region in which source/drain regions should be formed precisely with a desired profile by solving the problem of photoresist residue without generating the alignment deviation of a gate electrode.例文帳に追加

ゲート電極のアライメントずれを生ずることなくフォトレジスト残留の問題を解消し、ソース／ドレイン領域を形成すべき所定の領域に所望のプロファイルで高精度にイオン注入する。 - 特許庁

In the manufacturing method of the active matrix substrate constituted by forming the pixel part containing the thin film transistor of LDD structure as a switch and the peripheral circuit part constituted by containing the thin film transistor on the substrate 1, the processes that ion implantation of low density is performed using a gate electrode 8 as a mask, and the gate electrode 8 is anode oxidized, and the ion implantation of further high density are provided.例文帳に追加

基板上に、スイッチとしての薄膜トランジスタを含む画素部と、薄膜トランジスタを含んで構成された周辺回路部とが形成されてなり、画素部の薄膜トランジスタはＬＤＤ構造を有するアクティブマトリクス基板の製造方法において、ゲート電極をマスクとして低濃度のイオン打ち込みを行い、ゲート電極を陽極酸化し、さらに高濃度のイオン打ち込む工程を有することを特徴とする。 - 特許庁

The first region is protected by a mask, an aluminum ion is injected, and heat treatment is performed, thus forming a high-dielectric-constant interface dielectric layer 3 of AlxOv between the gate dielectric layer 2 and the N+ polysilicon gate 4, strengthening Fermi pinning effect, and hence adjusting a work function of the P-MOS of N+ polysilicon to a value close to the function of a P+ polysilicon gate.例文帳に追加

マスクで第１領域保護し、アルミイオンをイオン注入し、熱処理することにより、ゲート誘電体層（２）と、Ｎ＋ポリシリコンゲート（４）との間に、ＡｌｘＯｖの高誘電率界面誘電体層（３）が形成され、フェルミピニング効果が強化され、結果として、Ｎ＋ポリシリコンのＰ−ＭＯＳの仕事関数は、Ｐ＋ポリシリコンゲートの関数に近い値に調整される。 - 特許庁

A semiconductor device and its manufacturing method characteristically has a profile of a gate electrode, a profile or scope of a diffusion layer forming ion implantation region, or a peripheral profile of an element region, or has an insulation film coating a part of the element region formed before ion implantation.例文帳に追加

本発明に係る半導体装置及びその製造方法は、ゲート電極の形状、拡散層形成用イオン注入領域の形状若しくは範囲、又は、素子領域の周辺形状に特徴があり、あるいは、イオン注入前に素子領域の一部を被覆する絶縁膜を形成する点に特徴を有するものである。 - 特許庁

By ion-implanting arsenic or phosphorus into a silicon substrate 1 using a gate electrode 41 as an ion-implanting mask, one pair of extension layers 51 is formed in a surface of the silicon substrate 1, and a protection insulating film 14 of 1 to 20 nm in thickness is then formed with the silicon oxide film by a CVD method on the entire surface of the silicon substrate 1.例文帳に追加

ゲート電極４１を注入マスクとしてシリコン基板１内にヒ素あるいはリンをイオン注入して、シリコン基板１の表面内に１対のエクステンション層５１を形成し、その後、シリコン基板１の全面に、ＣＶＤ法によりシリコン酸化膜で厚さ１〜２０ｎｍの保護絶縁膜１４を形成する。 - 特許庁

To solve the problems of penetration of dopant in a gate at ion implantation when a refractory metal is used as a low resistance metal, and of difference in gate resistance of a PMIS transistor and an NMIS transistor caused by dependence on a base of a grain size of the low resistance metal, in a FET containing a high-k film.例文帳に追加

ｈｉｇｈ−ｋ膜を含むＦＥＴにおいて、低抵抗金属として高融点金属を用いた場合のイオン注入時のゲートにおけるドーパント突き抜けの問題と、低抵抗金属のグレインサイズの下地依存に起因したＰＭＩＳトランジスタとＮＭＩＳトランジスタとのゲート抵抗の差を解決する。 - 特許庁

Since the silicon oxide film 7 for protecting against ion implantation damage and for forming source and drain regions is formed by the low-temperature normal pressure CVD method at 400-500°C, the no molybdenum constituting the gate electrode 5 is oxidized or sublimated when forming the silicon oxide film 7, to prevent the damage or peeling of the gate electrode 5.例文帳に追加

このように、４００〜５００℃の低温の常圧ＣＶＤ法によって、ソース、ドレイン領域形成のためのイオン注入損傷の保護用のシリコン酸化膜７を形成するので、シリコン酸化膜７の形成時にゲート電極５を構成するモリブデンが酸化または昇華せず、ゲート電極５の損傷や剥離を防止できる。 - 特許庁

To provide a method for manufacturing a thin film transistor in which high concentration ion implantation to a drain region is performed while suppressing variability of processes, while a gate insulation film of high quality keeping high reliability and low leakage current of a transistor is provided, in an LDD structure thin film transistor provided with a thick gate insulation film.例文帳に追加

厚いゲート絶縁膜を有するＬＤＤ構造薄膜トランジスタにおいて、トランジスタの高信頼性と低リーク電流を保つ高品質のゲート絶縁膜を有しながら、ソース、ドレイン領域への高濃度イオン注入をプロセスばらつきを抑えながら行う、薄膜トランジスタ製造方法を提供する。 - 特許庁

In a NAND flash memory, with respect to high-voltage driving transistors HV-P, HV-N and a low-voltage driving P-channel transistor LV-P of its peripheral circuit, after forming their gate electrodes 7, when ion-implanting impurities into them; their gate insulating films 6, 8 are so removed at the same time by a lithographic processing as to implant ions into them.例文帳に追加

ＮＡＮＤフラッシュメモリで、周辺回路の高電圧駆動トランジスタＨＶ−Ｐ、ＨＶ−Ｎと低電圧駆動ＰチャンネルトランジスタＬＶ−Ｐについて、ゲート電極７の形成後に、不純物のイオン注入時に、リソグラフィ処理で同時にゲート絶縁膜６、８を除去し、イオン注入を行う。 - 特許庁

Using ion implantation N for forming the source/drain of an N channel field effect transistor, an over impurity introduction layer 10 is formed in a polysilicon gate 5 and N type impurities contained in the over impurity introduction layer 10 are diffused in the direction of an active region 7 in the polysilicon gate 5.例文帳に追加

Ｎチャネル電界効果型トランジスタのソース／ドレインを形成するためのイオン注入Ｎを用いて、多結晶シリコンゲート５にオーバー不純物導入層１０を形成し、オーバー不純物導入層１０に含まれるＮ型不純物を多結晶シリコンゲート５内でアクティブ領域７の方向に拡散させる。 - 特許庁

A mask for forming a high concentration source and drain region (7a, 7b) and then shadows of a gate electrode (4) and side wall (5) are utilized to control an implantation angle, so that high concentration well regions (10a, 10b) are formed by an ion implantation.例文帳に追加

高濃度ソース・ドレイン領域（７ａ，７ｂ）形成用マスクと、ゲート電極（４）とサイドウォール（５）の影を利用し、注入角を制御することで、高濃度ウェル領域（１０ａ，１０ｂ）をイオン注入法により形成する。 - 特許庁

Since well ion implantation can be carried out prior to the gate formation, sacrificial oxide growth and the exposure of STI oxide due to the removal can be prevented and an excessive recess in the STI structure can be eliminated.例文帳に追加

ゲート形成前にウェル・イオン注入を実行することができ、それにより、犠牲酸化物成長および除去に対するＳＴＩ酸化物の露出を防止し、ＳＴＩ構造内の過剰な凹部を解消する。 - 特許庁

From a point of time timing is set at Tg and the application voltage to the gate electrode 21 is changed, a data processing part 6 starts collection of detection data by an ion detector 3 and starts to store them into a memory 61.例文帳に追加

そして、計時がＴｇになってゲート電極２１への印加電圧を変更した時点から、データ処理部６ではイオン検出器３による検出データの採取を開始しメモリ６１へと格納し始める。 - 特許庁

To provide a thin film transistor that prevents not only the metal ion diffusion from a gate insulating layer to an organic semiconductor layer but also the deterioration of the characteristics, a high-reliability electronic circuit, a display device and electronic device.例文帳に追加

ゲート絶縁層から有機半導体層への金属イオンの拡散が防止され、特性の低下を抑制し得る薄膜トランジスタ、信頼性の高い電子回路、表示装置、および、電子機器を提供すること。 - 特許庁

In addition, after the inside of the contact hole is filled with a metal 28 such as tungsten, an impurity area 32 is formed only on the lower part of the gate electrode 16 by ion injection over the whole active area.例文帳に追加

また、コンタクトホール内をタングステンのような金属２８で充填した後、活性領域の全体に亙ってイオン注入工程を実施することにより、ゲート電極１６の下部にのみ不純物領域３２を形成する。 - 特許庁

Moreover, the top of the conductor layer of the trench gate 4 is made equal to or slightly higher than the main face of the semiconductor substrate by etching the semiconductor substrate, and then a channel region and a source region are formed through ion implantation.例文帳に追加

また、半導体基板をエッチングしてトレンチゲートの導体層の上面を半導体基板の主面と同等若しくはそれよりも高く形成した後、チャネル領域及びソース領域をイオン打込みで形成する。 - 特許庁

After a resist 5 of a pattern in accordance with the program is formed on the layer insulation film 7, ion implantation for the program is carried out to a channel region 9 below the desired gate electrode 4.例文帳に追加

プログラムに応じたパターンのレジスト５を層間絶縁膜７上に形成した後、層間絶縁膜７の上から、所望のゲート電極４下部のチャネル領域９に対してプログラム用のイオン注入を行う。 - 特許庁

Thereafter, by selectively introducing impurities into the polysilicon thin film 12 via the gate insulation film 13 by ion implantation method or the like, an LDD region 19 and a source/drain region 18 are formed at the same time.例文帳に追加

その後、イオン注入法等によりゲート絶縁膜１３を介してポリシリコン薄膜１２に選択的に不純物を導入するとＬＤＤ領域１９とソース・ドレイン領域１８が同時に形成される。 - 特許庁

Select gate lines exposed to open side walls at a bit line contact position and a source line contact position are covered with an insulating film for ion implantation, and a first conductive diffusion layer is formed for bit line contact and source line contact.例文帳に追加

ビット線コンタクト位置及びソース線コンタクト位置の開口側壁に露出した選択ゲート線を絶縁膜で覆った状態でイオン注入を行って、ビット線コンタクト及びソース線コンタクト用の第１導電型拡散層を形成する。 - 特許庁

A device isolation oxide film is etched to form a silicon fin that protrudes, and then a gate electrode and a source/drain region, of which tops are flattened, are formed after a channel region being formed on a sidewall of the silicon fin by means of inclined ion implantation.例文帳に追加

素子分離酸化膜を食刻して突出されたシリコンフィンを形成し、傾斜イオン注入でシリコンフィンの側壁にチャンネル領域を形成したあと上部が平坦化したゲート電極とソース／ドレイン領域を形成する。 - 特許庁

Thereby, an SiON film in a part which is subjected to ion implantation turns into an Si layer containing a very small amount of N, and the projection part 23 of the island-like Si thin-film layer 33 and the polycrystalline Si film 6 for a gate electrode are connected electrically.例文帳に追加

これによりイオン注入された部分のＳｉＯＮ膜はＮを微量に含んだＳｉ層となり、島状Ｓｉ薄膜層３３の突出部２３とゲート電極用の多結晶Ｓｉ膜６は電気的に接続される。 - 特許庁

Thus, ion implantation can be appropriately performed even by the side of the transfer gate or under the sidewall, pinning in the portions can be strengthened, a generation source of a dark current or the like is suppressed and noise mixed into a sensor can be reduced.例文帳に追加

これにより、転送ゲート脇やサイドウォール下にも適切にイオン注入を行うことができ、これらの部分におけるピニングを強化でき、暗電流などの発生源を抑え、センサに混入するノイズを低減することができる。 - 特許庁

A gate electrode, a common electrode, a pixel electrode and a contact pad are formed by using a half-tone exposure technique and a nitrogen ion doping technique and, thereafter, an a-si island and a contact hole are formed by using the half-tone exposure technique.例文帳に追加

Ｇａｔｅ電極と共通電極と画素電極とコンタクトパッドをハーフトーン露光技術と窒素イオンドーピング技術を用いて形成した後ａ−ｓｉ ｉｓｌａｎｄとコンタクトホールをハーフトーン露光技術を用いて形成する。 - 特許庁

A method for manufacturing a semiconductor device comprises the steps of conducting an ion implantation for an implanting layer (7-1) for controlling a threshold of a MOS transistor and an implanting layer (7-2) for controlling a second threshold, and forming a third Si oxide film 8 to become a gate oxide film of the transistor.例文帳に追加

ＭＯＳトランジスタの閾値制御用注入層（７−１）、第２の閾値制御用注入層（７−２）のためのイオン注入を行い、ＭＯＳトランジスタのゲート酸化膜となる第３のＳｉ酸化膜８を形成する。 - 特許庁

To provide a forming method of a dual gate oxide film, in which twice thermal processes or ion injection which may cause the complexity of processes and damages to a semiconductor substrate are not required, and a manufacturing method of a semiconductor element utilizing the forming method.例文帳に追加

工程の複雑性及び半導体基板の損傷を引き起こす、２回の熱工程やイオン注入を行わないデュアルゲート酸化膜を形成する方法及びそれを利用した半導体素子の製造方法を提供する。 - 特許庁

A silicon oxide film of 10-50 nm thick is deposited on the entire surface of a semiconductor substrate 11 and subjected to anisotropic etching to form an ion implantation regulating film 18 of silicon oxide on the side face of a gate structure 17.例文帳に追加

半導体基板１１の全面に膜厚が１０〜５０ｎｍのシリコン酸化膜を堆積し、異方性エッチングを行なうことにより、ゲート構造体１７の側面上に酸化シリコンからなるイオン注入調整膜１８を形成する。 - 特許庁

An N-type impurity is applied through ion implantation by using the gate electrode 602 as a mask, and the entire substrate is heated so as to form an N-type second impurity diffusion layer 608 in a shallower area than the first impurity diffusion layer 605.例文帳に追加

ゲート電極６０２をマスクとしてＮ型の不純物をイオン注入した後、熱処理を行なうことにより第１の不純物拡散層６０５よりも浅い領域にＮ型の第２の不純物拡散層６０８を形成する。 - 特許庁

The breakdown voltage can be easily changed by altering a distance between one end of a gate electrode and one end of a high concentration diffused region by forming a high concentration diffused region by ion implanting by using a mask.例文帳に追加

マスクを使用しイオン注入を行い、高濃度拡散領域を形成することによりゲート電極の一端部と高濃度拡散領域の一端部の距離を変える事により耐圧が容易に変えることができることを特徴とする。 - 特許庁

To provide a manufacturing method including a channel ion implantation process for regulating a threshold voltage of a transistor in a manufacturing process of a semiconductor memory element comprising a self-aligned contact plug self-aligned by a gate electrode.例文帳に追加

ゲート電極によって自己整列されるセルフアラインコンタクトプラグを備えた半導体メモリ素子の製造工程において、トランジスタのスレショルド電圧を調節するためのチャンネルイオン注入工程を含む製造方法を提供する。 - 特許庁

A gate insulating film 2 and a polysilicon film 3 for an electrode whose thickness is 200 nm are formed on a semiconductor substrate 1, and ion injection 4 is carried out with a polysilicon film 3 for an electrode as a mask so that an impurity diffusion layer 5 can be formed.例文帳に追加

半導体基板１上に、ゲート絶縁膜２と厚さ２００ｎｍの電極用ポリシリコン膜３とを形成した後、電極用ポリシリコン膜３をマスクとしてイオン注入４を行ない、不純物拡散層５を形成する。 - 特許庁

To provide the dual gate forming method of a semiconductor device for removing a photoresist film pattern for use as an ion implantation mask film without a residue and preventing a water mark generated in a cleaning step for the removal of a natural oxide film.例文帳に追加

イオン注入マスク膜として用いられるフォトレジスト膜パターンを残留物なしに除去し、自然酸化膜除去のための洗浄工程で発生するウォーターマークを防止する半導体素子のデュアルゲート形成方法を提供する。 - 特許庁

Ion 116 are implanted dense with the gate 106 and sidewalls 112 and 114 as the mask, and a dense doped region 118 as a source/drain is formed in the substrate 100 at both sides of the second sidewall 114.例文帳に追加

次にゲート１０６と第１及び第２のサイドウォール１１２，１１４をマスクとして濃イオン注入１１６を施し、第２のサイドウォール１１４両側の基板１００内にソース／ドレインとする濃ドーピング領域１１８を形成する。 - 特許庁

Thus, even when the second nitride film is penetrated or damaged by etching while forming a contact hole, the sidewall of the laminated gate of the nonvolatile memory cell is protected against moving charge such as a moving ion or the like by the first nitride film.例文帳に追加

本発明によると、第２窒化膜がコンタクトホールを形成する間に、貫通されたり、エッチング損傷を受けたりしても、不揮発性メモリセルの積層ゲートの側壁は第１窒化膜により移動イオン等の移動電荷から保護される。 - 特許庁

To prevent variation in a gate electrode that becomes a mask of slanting ion implantation when forming a pocket for a semiconductor device having a pocket region formed at the end of an impurity diffusion layer that becomes a source and a drain.例文帳に追加

ソース／ドレインとなる不純物拡散層の端部に形成されるポケット領域を有する半導体装置に関し、ポケット形成の際に斜めイオン注入のマスクとなるゲート電極のバラツキを防止することを目的とする。 - 特許庁

Only time measurement is executed during a period from a point of time ions are emitted from an ion source 1 to application of a voltage for making the ions leave from an orbit A after circulating the orbit A a predetermined number of times to a gate electrode 21.例文帳に追加

イオン源１からイオンが出射した時点から、そのイオンが周回軌道Ａを所定回数周回して軌道Ａを離脱するための電圧をゲート電極２１に印加するまでの期間中は、時間計測のみを実行する。 - 特許庁

According to the method, since the ion implantation of phosphorous is performed in the formation of the n-type pocket layer 34, even if the length of the gate is shorten to 100 nm or less, the generation of a strong electric field in the vicinity of a channel can be suppressed.例文帳に追加

この方法によれば、Ｎ型ポケット層３４の形成にあたり、リンのイオン注入を行っているので、ゲート長を１００ｎｍ以下と短くしても、チャネル近傍に強い電界が発生することを抑制することができる。 - 特許庁

To provide a product ion spectrum creating method and apparatus, selecting each isotope peak at an ion gate to perform MS/MS measurement, and obtaining spectrum with good sensitivity without lowering the mass accuracy by reconfiguring MS/MS spectrum where the principal isotope peak is selected, and creating one product ion spectrum and comparing with the case of selecting only monoisotopic ions.例文帳に追加

本発明はプロダクトイオンスペクトル作成方法及び装置に関し、イオンゲートにて各同位体ピークを選択し、ＭＳ／ＭＳ測定をすることができ、主要な同位体ピークを選択したＭＳ／ＭＳスペクトルを再構成し、１つのプロダクトイオンスペクトルを作成することにより、モノアイソトピックイオンのみを選択する場合と比較して、質量精度を落とすことなく、感度のよいスペクトルを得ることができるプロダクトイオンスペクトル作成方法及び装置を提供することを目的としている。 - 特許庁

With an activated heat-treatment, a source diffused layer 15 and a drain diffused layer 16 comprising diffused arsenic ion are formed, and an offset drain layer 17, comprising a two-layer structure of a first layer 17a comprising a diffused phosphorus ion and a second layer 17b which consists of diffused arsenic ions, is formed between the gate electrode 13 and the drain-diffused layer 16.例文帳に追加

活性化熱処理を行い、ヒ素イオンを拡散してなるソース拡散層１５及びドレイン拡散層１６を形成すると共に、リンイオンを拡散してなる第１の層１７ａとヒ素イオンを拡散してなる第２の層１７ｂとの２層構造からなるオフセットドレイン拡散層１７を、ゲート電極１３とドレイン拡散層１６との間に形成する。 - 特許庁

A method of manufacturing the semiconductor device includes a step (A) of forming a semiconductor layer having a plurality of striped trenches, a step (B) of forming gate electrodes partially embedded in the plurality of trenches respectively, and a step (C) of introducing an impurity into the semiconductor layer by ion implantation after forming the gate electrodes.例文帳に追加

本発明に係る半導体装置の製造方法は、（Ａ）ストライプ状の複数のトレンチを有する半導体層を形成する工程と、（Ｂ）複数のトレンチの各々に部分的に埋め込まれたゲート電極を形成する工程と、（Ｃ）ゲート電極の形成後に、イオン注入によって半導体層に不純物を導入する工程と、を含む。 - 特許庁

After gate electrodes 14 and gate insulating films 13 of a pMOSFET, an nMOSFET and a ferrodielectric FET are formed individually, source regions 15 and drain regions 16 of the nMOSFET and the ferrodielectric FET are formed separately with the formation of source regions 17 and drain regions 18 of the pMOSFET by ion implantation of impurities.例文帳に追加

ｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴ及び強誘電体ＦＥＴの各ゲート電極１４及び各ゲート絶縁膜１３をそれぞれ形成した後、不純物のイオン注入により、ｎＭＯＳＦＥＴ及び強誘電体ＦＥＴの各ソース領域１５及び各ドレイン領域１６の形成と、ｐＭＯＳＦＥＴのソース領域１７及びドレイン領域１８の形成とに分けて行なう。 - 特許庁

P-type well regions 2 are formed in the surface layer of an N-type semiconductor substrate 1, N-type emitter region 3 are formed in the surface layer of each of the regions 2 by an As ion implantation and polysilicon gate electrodes 5 are formed on the surfaces, which are held between the substrate 1 and the regions 3, of the regions 2 via a gate insulating film 4.例文帳に追加

ｎ形の半導体基板１の表面層にｐウエル領域２を形成し、ｐウエル領域２の表面層にＡｓのイオン注入でｎエミッタ領域３を形成し、半導体基板１とｎエミッタ領域３に挟まれたｐウエル領域２の表面にゲート絶縁膜４を介して、ポリシリコンのゲート電極５を形成する。 - 特許庁

Then, a crystallization suppressed region CCR is formed on the main plane of the semiconductor substrate 1, by forming a first side wall 12 and a second sidewall 13 on the side surface of the gate electrode 7G, and carrying out ion implantation of nitrogen, and the like, to the semiconductor substrate 1 with the second sidewall and the gate electrode 7G used as a mask.例文帳に追加

続いて、ゲート電極７Ｇの側面に第１サイドウォール１２および第２サイドウォール１３を形成した後、第１サイドウォール１２、第２サイドウォールおよびゲート電極７Ｇをマスクとして半導体基板１に窒素等をイオン打ち込みすることにより、半導体基板１の主面に結晶化抑制領域ＣＣＲを形成する。 - 特許庁

After each gate electrode 14 and each gate insulating film 13 of a pMOSFET, an nMOSFET and the ferroelectrics FET are formed, respectively, the formation of each source region 15 and each drain region 16 of the nMOSFET and the ferroelectrics FET and the formation of each source region 17 and each drain region 18 of the pMOSFET are carried out separately by ion implantation of impurities.例文帳に追加

ｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴ及び強誘電体ＦＥＴの各ゲート電極１４及び各ゲート絶縁膜１３をそれぞれ形成した後、不純物のイオン注入により、ｎＭＯＳＦＥＴ及び強誘電体ＦＥＴの各ソース領域１５及び各ドレイン領域１６の形成と、ｐＭＯＳＦＥＴのソース領域１７及びドレイン領域１８の形成とに分けて行なう。 - 特許庁