「ion gate」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

And, by applying the ion implantation method using the ring-shaped gate electrode 35 as a mask, arsenic is injected with high concentration into the surface n^+ layer 90 and the p^+ type region 89 through the LDD side spacer 91 to form an n^+ type source region 36.例文帳に追加

そして、リング状ゲート電極３５をマスクとしたイオン注入法を適用して、ＬＤＤサイドスペーサ９１を通して表面ｎ^+層９０及びｐ^+型領域８９内にひ素を高濃度で注入し、ｎ^+型のソース領域３６を形成する。 - 特許庁

When an exit side gate electrode 16 is opened, this makes it possible to efficiently introduce the ions into the ion trap 18 through two openings of an electric field-correcting electrode 17 and an entrance side endcap electrode 182, so as to perform a high-sensitive analysis.例文帳に追加

それによって、出口側ゲート電極１６が開放したときに、イオンは電場補正用電極１７及び入口側エンドキャップ電極１８２の２つの開口を経てイオントラップ１８内に効率良く導入され、高感度の分析が可能となる。 - 特許庁

To provide a manufacturing method of a semiconductor device, which prevents punch-through of ion implantation for making amorphous layers prior to the formation of silicide films, and reduces sheet resistance in source/drain areas and a gate electrode in the manufacturing method of the semiconductor device.例文帳に追加

半導体装置の製造方法に関し、シリサイド膜の形成に先立つ非晶質化のためのイオン注入の突き抜けを防止しつつ、ソース／ドレイン領域及びゲート電極のシート抵抗を低減しうる半導体装置の製造方法を提供する。 - 特許庁

Thereafter, a resist 7 covering a logic forming region AreaL is formed, and then an SRAM n-type extension region 8 is formed by ion-implanting impurities into an SRAM forming region AreaS using the gate electrode 6a as a mask.例文帳に追加

その後、ロジック部形成領域ＡｒｅａＬを覆うレジスト７を形成した後、ＳＲＡＭ部形成領域ＡｒｅａＳにゲート電極６ａをマスクにして不純物をイオン注入してＳＲＡＭ用ｎ型エクステンション領域８を形成する。 - 特許庁

In the manufacturing process of an MOSFET formed of silicon carbide, silicon ions are implanted in an epitaxial layer 16 formed on a semiconductor layer 10, a portion of a silicon ion implanted region is thermally oxidized to form the gate oxide film 17.例文帳に追加

炭化珪素からなるＭＯＳＦＥＴの製造工程において、半導体層１０上に形成されたエピタキシャル層１６に対してシリコンイオン注入を行い、シリコンイオン注入領域の一部を熱酸化してゲート酸化膜１７を形成する。 - 特許庁

Next, by using the gate electrode 103 and the first sidewall spacer 1-5 as a mask, ion implantation is conducted to form the heavily-doped region 106, and thereafter a second sidewall spacer 108 is formed on the first side wall spacer 105.例文帳に追加

次に、ゲート電極１０３及び第１のサイドウォールスペーサ１０５をマスクとしてイオン注入を行なって高濃度不純物領域１０６を形成した後、第１のサイドウォールスペーサ１０５上に第２のサイドウォールスペーサ１０８を形成する。 - 特許庁

The impurity ion implantation 180 is performed with a second concentration higher than the first in order to form a source/a drain in the semiconductor substrate 110 with the gate structures 120, the first insulation spacers142 and the second insulation spacers 148a serving as masks.例文帳に追加

前記ゲート構造１２０、第１絶縁スペーサ１４２及び第２絶縁スペーサ１４８ａをマスクとして前記半導体基板１１０にソース／ドレーンを形成するために第１濃度より高い第２濃度で不純物イオン注入１８０を行う。 - 特許庁

After a step of forming a gate electrode 3 of a MOS transistor, a silicon oxide film 2 having a film thickness of 400 nm or more is formed on the whole surface of a wafer, and ion implantation 6 is performed through the silicon oxide film 2 to form an offset drain region.例文帳に追加

ＭＯＳトランジスタのゲート電極３形成工程後に、膜厚が４００ｎｍ以上のシリコン酸化膜２をウェハ全面に形成し、シリコン酸化膜２上からイオン注入６をすることによりオフセットドレイン領域を形成する。 - 特許庁

Diffused layers 4 are formed on each side of the control gate 3 on the silicon substrate 1 through ion implantation to serve as a source region and a drain region for the formation of a memory transistor, and thus a MONOS- type semiconductor nonvolatile memory device is fabricated.例文帳に追加

コントロールゲート３の両側の部分のシリコン基板１に、イオン注入によりソース領域およびドレイン領域としての拡散層４を形成してメモリトランジスタを形成し、ＭＯＮＯＳ型半導体不揮発性記憶装置を製造する。 - 特許庁

Thereafter, by using the gate electrode 4 as the mask, arsenic is ion-implanted on the semiconductor substrate 1 under conditions of a dose of 5×10^11/cm^2, implantation energy of 5 keV and implantation angle of 0°, to form an n-type surface LDD region 6.例文帳に追加

その後、ゲート電極４をマスクにして半導体基板１に、砒素をドーズ量５×１０^１１／ｃｍ^２、注入エネルギー５ｋｅＶ、注入角度０°の条件でイオン注入を行い、ｎ型表面ＬＤＤ領域６を形成する。 - 特許庁

The Ti/Au film 36 and the Au layer 38 on an SiN film 32 is etched back over its entirety by means of ion milling process, and a gate electrode 40 is formed as shown in Fig. (f) only on the gateopening 34 except for the metal layers 36, 38.例文帳に追加

続いて、ＳｉＮ膜３２上のＴｉ／Ａｕ積層膜３６及びＡｕ層３８をイオンミリング法で全面エッチバッグし、図２（ｆ）に示すように、ゲート開口３４のみに金属層３６／３８を残してゲート電極４０を形成する。 - 特許庁

A signal based on logic of an output signal A of a signal generating circuit 1 generating an output based on threshold voltage in accordance with ion injection and a POWER-ON signal bar is obtained by a NOR gate 2 and an inverter 3.例文帳に追加

イオン注入に応じたしきい値電圧に基づいた出力を発生する信号発生回路１、その出力信号ＡとＰＯＷＥＲ−ＯＮ信号バーとの論理に基づいた信号をＮＯＲゲート２とインバータ３により得る。 - 特許庁

Finally, a TFT(thin-film transistor) is manufactured by forming an island-like silicon film by performing patterning through the use of the crystalline silicon film 304 as an active layer and forming a gate electrode on the island-like silicon film, and then implanting an N-type impurity into the crystalline island-like silicon film by an ion doping method.例文帳に追加

この結晶性珪素膜を活性層とし、パターニングし島上珪素膜を作製しこの上にゲート電極をつけ、前記結晶性を有する島状珪素膜にイオンドーピング法でN型不純物をいれＴＦＴを作製した。 - 特許庁

To form the gate electrode of a peripheral circuit portion in a fine pattern by suitably and discriminatingly using ArF exposure resist and KrF exposure resist, and to perform ion implantation into a photoelectric conversion portion by a double resist technique.例文帳に追加

ＡｒＦ露光用レジストとＫｒＦ露光用レジストを使い分けることで、周辺回路部のゲート電極を微細パターンで形成することを可能にするとともに、光電変換部のイオン注入を２重レジスト技術で実施することを可能にする。 - 特許庁

Since the ion beams scatter in the irregularities 41a and 42a when impurity ions are injected, impurity concentration doped in the silicon film near the interface of the silicon film and the gate insulating film becomes remarkably large, and efficient doping is performed.例文帳に追加

不純物イオン注入の際に、この凹凸部４１ａ，４２ａでイオンビームが散乱するため、シリコン膜−ゲート絶縁膜界面近傍のシリコン膜にドーピングされる不純物濃度が格段に大きくなり、効率的なドーピングを行うことができる。 - 特許庁

In the method for fabricating an insulated gate field effect transistor where a channel region, a source region 6, a body contact region 7, an offset region and a drain region 9 are formed on a semiconductor substrate, dosage at the time of ion implantation for forming the body contact region 7 is set less than the dosage at the time of ion implantation for forming the source region 6 and the drain region 9.例文帳に追加

半導体基板にチャネル領域、ソース領域６、ボディコンタクト領域７、オフセット領域およびドレイン領域９を形成する絶縁ゲート型電界効果トランジスタの製造方法において、ボディコンタクト領域７形成のためのイオン注入時のドーズ量を、ソース領域６およびドレイン領域９形成のためのイオン注入時のドーズ量より少なくする。 - 特許庁

While a conductive film 15 in a logic region Rlogc remains, a control gate electrode 17 of a non-volatile memory element, an interelectrode- insulating film 18, and a floating gate electrode 19 are formed in a memory region Rmemo, an insulating film 22 for injection protection is formed on a substrate, and ion implantation for forming the source and drain diffusion layer of the non-volatile memory element is made.例文帳に追加

ロジック領域Ｒlogcにおける導体膜１５を残したままで、メモリ領域Ｒmemoにおいて不揮発性メモリ素子の制御ゲート電極１７，電極間絶縁膜１８及び浮遊ゲート電極１９を形成した後、基板上に注入保護用の絶縁膜２２を形成した後、不揮発性メモリ素子のソース・ドレイン拡散層を形成するためのイオン注入を行なう。 - 特許庁

In a method of manufacturing a semiconductor device, which forms source and drain regions 7 using a dummy gate electrode 40 and thereafter, the electrode 40 is removed to form a gate electrode, and after the electrode 40 is removed, an ion implantation for forming regions 52 of a pocket structure is performed so that an angle implantation 521 using a step implantation is performed in a groove, where the electrode 40 existed.例文帳に追加

ダミーゲート電極４０を用いてソースドレイン領域７を形成した後にダミーゲート電極を除去して、ゲート電極を形成する半導体装置の製造方法において、ダミーゲート電極４０を除去した後に、ポケット構造領域５２を形成するイオン注入を、ダミーゲート電極があった溝に対してステップ注入による角度注入５２１によって行う。 - 特許庁

A lightly doped region Y where both n+-type impurities and p+-type impurities do not exist is made on a gate electrode 14 by providing a predetermined interval between the openings of ion implantation masks, when forming the source/drain diffusion layer 37 in an n MOSFET region and the source/drain region 38 in a p MOSFET region in a self alignment process at the gate electrode.例文帳に追加

ゲート電極に自己整合的にｎＭＯＳＦＥＴ領域のソース／ドレイン拡散層３７およびｐＭＯＳＦＥＴ領域のソース／ドレイン拡散層３８を形成する際に、それぞれのイオン注入マスクの開口部間に所定の間隔を設けて、ゲート電極１４上に、ｎ＋型不純物とｐ＋型不純物とがともに存在しない低濃度な領域Ｙを形成する。 - 特許庁

To provide the manufacture of a semiconductor device, which can cope with micronization by enabling a thin oxide film to be formed on the surface of a silicon substrate by the same thermal oxidation process before ion implantation process for formation of source and drain diffused layers, and enabling an oxide film of sufficient thickness to secure reliability to be formed at the sidewall of a gate electrode, and the end of a gate.例文帳に追加

ソース、ドレイン拡散層形成のためのイオン注入工程前に、同一の熱酸化工程によりシリコン基板表面に薄膜の酸化膜を形成できると共に、ゲート電極側壁及びゲートエッジ端に信頼性を確保するのに十分な膜厚の酸化膜を形成できることより、微細化に対応可能な半導体装置の製造方法を提供する。 - 特許庁

An insulation film 104 and a conductive film 105 are laminated on a semiconductor layer 103, a resist mask 106 with a specified pattern is formed on the conductive film, the conductive film is etched to form gate electrodes 107a, 107b tapered with broadened bottom faces, and an impurity is introduced by ion doping into the semiconductor layer through the gate electrodes used as a mask with the residual resist mask 106.例文帳に追加

半導体層１０３上に絶縁膜１０４、導電膜１０５を積層形成し、導電膜上に所定パターンのレジストマスク１０６を形成して導電膜をエッチングし底面が広がったテーパ状のゲート電極１０７ａ、１０７ｂを形成し、レジストマスク１０６を残したままゲート電極をマスクとして半導体層にイオンドーピングにより不純物を導入する。 - 特許庁

A gate oxide film 3, a polysilicon film 4 becoming a gate electrode, and a sidewall 5 are formed on a silicon substrate 1, a source-drain region is formed by introducing impurities by ion implantation, and then a cobalt film 6 is deposited, and a first phase cobalt silicide film 7 is formed by first heat treatment on the silicon substrate 1 and the polysilicon film 4 before the unreactive cobalt film 6 is removed.例文帳に追加

シリコン基板１上にゲート酸化膜３、ゲート電極となるポリシリコン膜４、サイドウォール５を形成し、イオン注入による不純物導入によってソース、ドレイン領域を形成した後、コバルト膜６を堆積し、第１の熱処理で第１相のコバルトシリサイド膜７をシリコン基板１およびポリシリコン膜４上に形成し、未反応のコバルト膜６を除去する。 - 特許庁

Ion implantation carried out for the formation of the LDD layers of MOS transistors 3 and 4 are performed in a state, where only an L-shaped silicon nitride film of an emitter/base forming region 17 is left unremoved, while an L-shaped silicon nitride film located by the side of the gate electrodes 18C and 18D is removed.例文帳に追加

各ＭＯＳトランジスタ３，４のＬＤＤ層３５，３６形成のためのイオン注入は、エミッタ・ベース形成領域１７のＬ字型シリコン窒化膜３２Ａのみ残し、ゲート電極１８Ｃ，１８Ｄ側方のＬ字型シリコン窒化膜を除去した状態で行なう。 - 特許庁

A second high-dose ion implantation is made by implanting arsenic As+ with a high concentration to the silicon substrate from a direction perpendicular to the silicon substrate to the source region 20a and the drain region 22a each having a shallow junction and both formed on both sides of the gate electrode (Fig.1 (c)).例文帳に追加

ゲート電極の両側に形成された浅い結合のソース領域２０ａ及びドレイン領域２２ａとに、シリコン基板１０に対して垂直の方向からヒ素Ａｓ^+を高濃度でイオン注入して、２回目の高濃度イオン注入を行う（図１（Ｃ））。 - 特許庁

A P type impurity concentration distribution having a steep slope in the depth direction is formed by forming a P type substrate region 3 becoming a channel region by ion implantation after a process for forming a gate insulating film 4 on the wall face of a trench T.例文帳に追加

トレンチＴの壁面上にゲート絶縁膜４を形成する工程よりも後に、チャネル領域となるＰ型基板領域３をイオン注入法により形成することによって、深さ方向に急峻な勾配を有するＰ型不純物濃度分布を形成する。 - 特許庁

A P type semiconductor region for forming an N type insulated gate field effect transistor employs high energy ion implantation in order to attain such a concentration profile as having peaks in the vicinity of source and drain thereof and the final heat treatment is carried out in hydrogen atmosphere of about 430°C.例文帳に追加

特にＮ型絶縁ゲ−ト電界効果トランジスタを形成するＰ型半導体領域はそのソース、ドレイン近傍にピークを持つ濃度プロファイルとなるよう高エネルギーイオン注入を用い、最終熱処理工程は４３０℃程度の水素雰囲気で行うものとする。 - 特許庁

Thereafter, a resist 10 covering the SRAM forming region AreaS is formed, and then impurities are ion-implanted using the gate electrode 6b and the offset spacer 9b as masks into the logic forming region AreaL, thereby forming a logic n-type extension region 11.例文帳に追加

その後、ＳＲＡＭ部形成領域ＡｒｅａＳを覆うレジスト１０を形成した後、ロジック部形成領域ＡｒｅａＬにゲート電極６ｂ及びオフセットスペーサ９ｂをマスクにして不純物をイオン注入してロジック用ｎ型エクステンション領域１１を形成する。 - 特許庁

Then a fifth impurity region and a sixth impurity region acting like the GOLD region and a third impurity region and a fourth impurity region acting like the LDD region are formed through ion implantation by using the gate electrode 9 for a mask.例文帳に追加

そして、そのゲート電極９をマスクとしてイオン注入によりＧＯＬＤ領域となる第５不純物領域と第６不純物領域が形成されるとともに、ＬＤＤ領域となる第３不純物領域と第４不純物領域が形成される。 - 特許庁

To form a source-drain region by ion implantation (channeling injection) utilizing the channeling effect without forming a gate electrode sidewall film which becomes a part of a mask in the case of channeling injection when forming the source/drain region.例文帳に追加

チャネリング効果を利用したイオン注入（チャネリング注入）でソース・ドレイン領域を形成するに際し、チャネリング注入時にマスクの一部となるゲート電極側壁膜を成膜し直すことなく形成することができる半導体装置の製造方法を提供する。 - 特許庁

To provide a manufacturing method of a semiconductor device including MOS field effect transistors or the like capable of performing manufacturing by avoiding an inverting layer from being produced beneath a dummy gate even in the case of ion implantation of a conductive impurity with positive electric charges to thereby prevent accelerated diffusion.例文帳に追加

プラスの電荷を有する導電性不純物をイオン注入してもダミーゲート直下に反転層を生成させず、これにより増速拡散を防止して製造できるＭＯＳ型電界効果トランジスタなどを有する半導体装置の製造方法を提供する。 - 特許庁

After forming the gate electrode layer 24 of polysilicon or the like as indicated by a broken line on the insulating film 20, an n^+-type source region 28 and an n^+-type drain region 30 are formed by an ion implantation processing with the lamination of the electrode layer 24 and the insulation film 20 and the insulating film 16 as masks.例文帳に追加

絶縁膜２０の上に破線で示すようにポリシリコン等のゲート電極層２４を形成した後、電極層２４及び絶縁膜２０の積層と絶縁膜１６とをマスクとするイオン注入処理によりＮ^＋型ソース領域２８及びＮ^＋型ドレイン領域３０を形成する。 - 特許庁

A p^+ region 89 is formed within a source neighborhood p-type region 83 in an n-well 33 and then arsenic is injected into a shallow substrate surface in the p^+ region 89 by applying an ion implantation method using a ring-shaped gate electrode 35 as a mask to form a surface n^+ layer 90.例文帳に追加

ｎウェル３３中のソース近傍ｐ型領域８３内にｐ^+領域８９を形成した後、リング状ゲート電極３５をマスクとしたイオン注入法を適用して、ｐ^+領域８９中の浅い基板表面にひ素を注入して、表面ｎ^+層９０を形成する。 - 特許庁

Thus, it is realized to form the deep source/drain regions prior to the shallow source/drain regions, and to control an overlap of the impurities ion-implanted into the shallow source/drain regions created through the gate pattern line width gradually reducing with the second spacer for offsetting.例文帳に追加

これにより、深いソース/ドレーン領域を浅いソース/ドレーン領域より先に形成することと同時に前記オフセット用第２スペーサにより次第に縮まるゲートパターン線幅により発生する浅いソース/ドレーン領域にイオン注入される不純物の重畳を抑制できる。 - 特許庁

To provide a cleaning method of a semiconductor substrate with more excellent safety capable of efficiently removing impurities attached to the semiconductor substrate surface, in particular, an ion-implanted resist and the like without damaging gate insulating films, the substrate and the like.例文帳に追加

本発明は、ゲート絶縁膜や基板などを損傷させることなく、半導体基板表面に付着した不純物、特に、イオン注入されたレジストなどの付着物を効率よく剥離でき、安全性により優れた半導体基板の洗浄方法を提供することを目的とする。 - 特許庁

A plurality of electrostatic analyzers are arranged so that only the secondary ions accelerated by the pulse gate electrode are selected, and the secondary ions having the same charge-to-mass ratio enter an ion detector 50 simultaneously while holding the two-dimensional information of the irradiation surface and the position and time are detected.例文帳に追加

パルスゲート電極部で加速された二次イオンのみが選別されるとともに同一の電荷質量比を有する二次イオンは照射面の二次元情報を保持したままイオン検出器５０に同時に入射して位置と時刻が検出されるように複数の静電型分析器が配置される。 - 特許庁

To provide the forming method of semiconductor element, which is capable of preventing the change of threshold voltage of a gate due to TED by effecting the forming process of the semiconductor element while utilizing the optimal temperature and an oxidized film substance which are capable of preventing the diffusion of channel ion.例文帳に追加

チャンネルイオンの拡散を防止することができる最適の温度及び酸化膜物質を利用して半導体素子の形成工程を行うことにより、ＴＥＤによるゲートのしきい値電圧の変化を防止することができる半導体素子の形成方法を提供する。 - 特許庁

In order to make a part of the 2 film (oxide film) 3 at the upper part of the drain regain be about 10 nm in thickness, it is etched by RIE(reactive ion etching, etc.), in a mixed gas of CS4, Ar, and CHF3, to form a tunnel gate oxide film 10.例文帳に追加

次に、ドレイン領域の上部のＳｉＯ_2膜（酸化膜）３の一部を、約１０ｎｍ厚にするため、ＲＩＥ（反応性イオンエッチングなど）によりＣＦ_4、ＡｒおよびＣＨＦ_3の混合ガスをでＳｉＯ_2膜（酸化膜）３の一部をエッチングし、トンネルゲート酸化膜１０を形成する。 - 特許庁

To improve failure such as degradation in yield of electrostatic discharge resistance of a gate oxide film and degradation in reliability of it, with no emission of an ion implantation process for adjusting a threshold voltage or a pure water rinsing process for removing foreign substance sticking on a semiconductor wafer surface.例文帳に追加

しきい値電圧調整のためのイオン注入工程や半導体ウェハ表面に付着した異物を除去するための純水リンス処理を省略することなく、ゲート酸化膜の絶縁破壊耐圧の歩溜りの低下やゲート酸化膜の信頼性の低下といった不具合を改善する。 - 特許庁

In the semiconductor device, p-type regions on which a metal electrode is placed via an insulating film and which has high impurity concentration in a gate pad electrode region, are formed into a structure in which the regions are mutually connected on a surface by ion implantation and thermal diffusion from a plurality of isolated surface regions.例文帳に追加

ゲートパッド電極領域内であって、金属電極が絶縁膜を介して載置される高不純物濃度のｐ型領域が、複数の分離表面領域からのイオン注入と熱拡散とにより表面で相互に連結した構造にされている半導体装置とする。 - 特許庁

To solve the problem that the film thickness of a mask resist during ion implantation varies in a transistor in which trenches are formed between a source region and a drain region, and a channel region under a gate electrode which is positioned at a location sandwiched between them, and an LDD region is formed.例文帳に追加

ソース領域及びドレイン領域とそれらに挟まれる位置のゲート電極下のチャネル領域との間にトレンチを形成し、当該トレンチの表面に不純物をイオン注入してＬＤＤ領域を形成するトランジスタにおいて、イオン注入のマスクレジストの膜厚が溝内でばらつく。 - 特許庁

The trench bottom corners are each formed in an arcuate shape having a radius of curvature of 200 nm or more, a doped polysilicon layer is deposited thick enough to be used as an ion implanting mask for forming the source region, and then the doped layer is thinned to be a gate electrode at a TLPM only so that the gate electrode end contacts an oxide film on the arcuate part of the trench bottom corner.例文帳に追加

トレンチ底部角部を、曲率半径が２００ｎｍ以上の円弧形状にし、ドープトポリシリコン層を、ソース領域の形成のためのイオン注入マスクとして充分使用できる程度に厚く被覆した後に、ＴＬＰＭ部のみゲート電極となるドープトポリシリコン層を薄くして、トレンチ底部角部の円弧上の酸化膜に前記ゲート電極端部が接する半導体装置の製造方法とする。 - 特許庁

The LCD driver chip includes a first conductivity well formed in a substrate, a second conductivity drift region formed in the first conductivity well, a first element isolation film formed in the second conductivity drift region, a gate formed at a first side of the first element isolation film, and a second conductivity first ion implantation region formed in the second conductivity drift region between the first element isolation film and the gate.例文帳に追加

基板に形成された第１導電型ウェルと、前記第１導電型ウェルに形成された第２導電型ドリフト領域と、前記第２導電型ドリフト領域内に形成された第１素子分離膜と、前記第１素子分離膜の一側に形成されたゲートと、前記第１素子分離膜と前記ゲートの間の第２導電型ドリフト領域内に形成された第２導電型第１イオン注入領域を含む。 - 特許庁

The manufacturing method includes a step of forming a gate in a predetermined region on a semiconductor substrate, a step of forming the spacer on the sidewalls of the gate, a step for forming a nitride film on the spacer by performing a RTA process in a nitrogen atmosphere, and a step of forming a bonding region on a predetermined region on the semiconductor substrate by performing a contaminant ion implanting process.例文帳に追加

半導体基板上の所定の領域にゲートを形成する段階と、前記ゲートの側壁にスペーサを形成する段階と、窒素雰囲気中におけるＲＴＡ工程を行って前記スペーサ上に窒化膜を形成する段階と、不純物イオン注入工程を行い、前記半導体基板上の所定の領域に接合領域を形成する段階とを含んでなることを特徴とする。 - 特許庁

Ion implantation is carried out surrounding gate electrodes 305 to 307 of transistors formed in a pixel 2 to form n^+ regions 426 and 427 functioning as a source region and a drain region, thereafter a first insulating film 35 and a second insulating film 36 functioning as a block film are formed, and a sidewall of a gate electrode having the first insulating film 35 and the second insulating film 36 partly is formed by etch-back.例文帳に追加

画素２に形成されたトランジスタのゲート電極３０５〜３０７の周辺にイオン注入を行うことでソース領域及びドレイン領域として機能するｎ^＋領域４２６、４２７を形成し、その後に、ブロック膜として機能する第１の絶縁膜３５及び第２の絶縁膜３６を成膜し、エッチバックによって第１の絶縁膜３５及び第２の絶縁膜３６をその一部としたゲート電極のサイドウォールを形成する。 - 特許庁

To achieve a semiconductor device with improved device characteristics by extremely easily forming (at least either of) a source/a drain at a shallow junction depth without using ion implantation, and inhibiting the generation of short-channel effect when making fin an element by reducing a gate length in a semiconductor device using a compound semiconductor.例文帳に追加

化合物半導体を用いた半導体装置において、イオン注入を用いることなく極めて容易にソース／ドレイン（の少なくとも一方）を浅い接合深さに形成し、ゲート長を短縮して素子の微細化を図る際にショートチャネル効果の発生を抑止するデバイス特性に優れた半導体装置を実現する。 - 特許庁