意味 | 例文 (957件) |
clock synchronizationの部分一致の例文一覧と使い方
該当件数 : 957件
To provide a clock data recovery circuit wherein a gain of a voltage-controlled oscillator at phase comparison can be designed small by always carrying out the phase comparison and frequency comparison in parallel, a fast response of a PLL for phase synchronization can be designed, and voltage adjustment at a frequency comparator side can cope with even a case of occurrence of external temperature variations and power supply voltage fluctuations.例文帳に追加
周波数比較と位相比較を常時並行して行い、位相比較時の電圧制御発振器のゲインを小さく設計できると共に、位相同期のためのPLLの応答性も速く設計することができ、外部の温度変動や電源電圧変動が起こった場合でも周波数比較側の電圧調整で対応できるクロックデータリカバリ回路を得る。 - 特許庁
A time information distributor 10 of a master 1 receives a reference time signal that synchronizes with an accurate clock device by an antenna 3, generates a packet of time synchronization which is a time packet describing a transmission completion time of the preceding time packet in an information storage area, and accurately broadcasts the time packet from an antenna 4 for a radio LAN to a slave 2 at a fixed interval (just one second).例文帳に追加
マスタ1の時刻情報配信装置10は、高精度の時計装置に同期する基準時刻信号をアンテナ3で受信し、時刻同期のパケットであって、1つ前に送出した時刻パケットの送出完了時刻を情報格納域に記載した時刻パケットを生成し、正確に一定間隔(正1秒)で、無線LAN用アンテナ4からスレーブ2へブロードキャストする。 - 特許庁
In a wireless communication system for transmitting and receiving data utilizing the same communication channel, a communication apparatus 2B performing random transmission receives from a communication apparatus 2A performing periodic transmission periodic transmission information representing a periodic transmission term and transmission data including a transmission time, and the communication apparatus 2B performs time synchronization by correcting a time of its own clock on the basis of the received transmission time and a reception time.例文帳に追加
同一の通信チャンネルを利用してデータの送受信を行う無線通信システムにおいて、ランダム送信を行う通信装置2Bは、定期送信を行う通信装置2Aから定期送信期間を表す定期送信情報と送信時刻を含む送信データを受信し、この受信した送信時刻と受信時刻に基づき、通信装置2Bは、自身の時計の時刻を補正することによって時刻同期を行う。 - 特許庁
To provide a pulse width modulation signal generation device and an image forming device with the same, that reduce image mackles by synchronizing the start of image data writing with a main scan synchronization signal by a delay circuit having a prescribed number of delay stages and outputting an image signal faithful to the density of the image data by correcting the number of delay stages per basic clock varying in accordance with an operation environment.例文帳に追加
所定の遅延段数を有する遅延回路で、画像データの書き込み開始を主走査同期信号に同期させることによって、画像ぶれを低減させるとともに、動作環境によって変動する基本クロックごとの遅延段数に対して補正を施して、画像データの濃度に忠実な画像信号の出力を行うパルス幅変調信号生成装置及びそれを備えた画像形成装置を提供する。 - 特許庁
To provide a detecting circuit which performs based on a clock with followability to revolving fluctuation of a spindle motor and stability independent of a reading area so as to accurately detect a synchronizing pattern located at the beginning of a data area and a re-synchronorizing pattern laid in the data area and can recover effectively synchronization by the re-synchronizing pattern if the synchronizing pattern is failed to be detected.例文帳に追加
データ領域の先頭に位置する同期パターンとデータ領域の中に埋め込まれている再同期パターンを正確に検出するためには、スピンドルモータの回転変動への追従性と読み出し領域に依存しない安定性とを備えたクロックに基づいて動作し、同期パターンの検出に失敗した場合は再同期パターンによって効果的に回復動作ができる検出回路が必要である。 - 特許庁
A modulator complying with prescribed specifications comprises a plurality of pattern memory means for dividing pulse width into a plurality of patterns to store them, a multiplexer means which is controlled by a start- stop synchronization pattern generated logically and selectively synthesizes the output from the pattern memory means, and a counter means for counting a clock signal based on the synthesized output from the multiplexer means to output the modulated signal complying with the prescribed specifications.例文帳に追加
所定の規格に準拠した変調器において、パルス幅のパターンを複数個に分けて記憶する複数個のパターンメモリ手段と、マイクロコンピュータ手段内で論理的に作成した調歩同期パターンにより制御され、前記パターンメモリ手段の出力を選択的に合成するマルチプレクサ手段と、このマルチプレクサ手段の合成出力に基づいてクロック信号をカウントして所定の規格に準拠した変調信号を出力するカウンタ手段とを具備する。 - 特許庁
An input buffer 20 fetches a data mask signal DQM in synchronization with the clock CLK0° or CLK180° to generate the internal mask signal MSK0 or MASK1.例文帳に追加
クロックの第1及び第2のエッジに同期したデータ入出力回路と、セルアレイにコラムゲートを介し接続した第1及び第2のデータバス線と、当該データ入出力回路にシリアルに入力する第1及び第2のライトデータを入出力するシリアルパラレル変換回路から出力する当該ライトデータに従い、当該データバス線を駆動する第1及び第2のライトアンプとを有し該ダブルデータレート対応のメモリデバイスにおいて、ライトアンプ制御回路は、ライトコマンドによる書込み時ライトアンプを活性化し、書き込み状態でもデータマスク信号に応答して第1及び・または第2のライトアンプを非活性化する。 - 特許庁
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