「clock synchronization」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

A data change point where the estimated value of the reception signal is changed is referred to set the rise time of a reproducing clock in a reproducing clock generation unit 50, and the estimated value of the reception signal is referred to, and a value of reproduced data, in a synchronization confirming and data reproducing unit 60, is set.例文帳に追加

そして、推定された受信信号の値が変化するデータ変化点を参照して、再生クロック生成部５０にて再生クロックの立ち上がりタイミングを設定し、推定された受信信号の値を参照して、同期確認・データ再生部６０にて再生データの値を設定する。 - 特許庁

A transistor T3 connected to a node N2 to be connected to the gate of the transistor T2 charges the node N2 in synchronization with a clock signal of the first clock terminal A in a period where the transistor T2 is made conductive by charging the node N2, to compensate for level reduction of the node N2 due to a leak current.例文帳に追加

トランジスタＴ２のゲートが接続するノードＮ２に接続したトランジスタＴ３は、ノードＮ２が充電されてトランジスタＴ２が導通状態になる期間に、第１クロック端子Ａのクロック信号に同期してノードＮ２を充電し、リーク電流によるノードＮ２のレベル低下を補償する。 - 特許庁

To provide a symbol delay synchronization demodulating circuit for generating symbol data from a quadrature detection signal, using as a symbol demodulation clock signal a clock signal in which a phase does not match a symbol point interval in the quadrature detection signal although a frequency matches a symbol speed.例文帳に追加

周波数はシンボル速度と一致しているが、位相が直交検波信号におけるシンボル点間隔に合致していないようなクロック信号をシンボル復調クロック信号として用い、直交検波信号からシンボルデータを生成するシンボル遅延同期復調回路を提供する。 - 特許庁

To obtain a PLL circuit where a rapid frequency and phase fluctuation of a synchronizing clock being its output can be minimized by minimizing the fluctuation in a feedback voltage to a voltage controlled oscillator when an input clock is interrupted in a phase synchronization state.例文帳に追加

位相同期状態時に入力クロックが断した場合に、電圧制御型発振器へのフィードバック電圧の変動を最小限に抑えることにより、ＰＬＬ回路出力の同期クロックの急激な周波数並びに位相の変動を最小限に抑えることが可能なＰＬＬ回路を提供する。 - 特許庁

To provide an optical recording medium that extracts a clock precisely from a fine clock mark, conducts PLL synchronization in switch of an information recording zone precisely and at high speed, and prevents deteriorating a reproduction signal from a track located in a zone boundary in a physical format of ZCAV formula.例文帳に追加

ＺＣＡＶ方式の物理フォーマットにおいて、ファインクロックマークからのクロックの抽出を確実に行い、情報記録ゾーンの切り替わりでのＰＬＬ同期を確実に且つ高速度で行い、ゾーン境界に位置するトラックからの再生信号を劣化させない光記録媒体を提供する。 - 特許庁

To provide an interface circuit for allowing a circuit which outputs a clock signal to correctly receive reception data regardless of wiring delay/IO cell delay in transmitting/receiving data in synchronization with a single clock signal, and to provide a semiconductor device provided with the same.例文帳に追加

本発明は、単一のクロック信号に同期してデータの送受信を行う際に、クロック信号を出力する回路が配線遅延・ＩＯセル遅延によらずに受信データを正しく受信することができるインタフェース回路及びそのインタフェース回路を備えた半導体装置を提供する。 - 特許庁

Here, the signal is preferably a defrost start signal as a synchronization signal, and the time correcting section 102 preferably corrects the time of the clock section 102 on the basis of the correction information 103 and the time indicated by the clock section 102 at a time point when the defrost start signal is given.例文帳に追加

ここで、上記信号としては、同期信号である除霜開始信号であることが好ましく、また時刻補正部１０２は、補正情報１０３と、除霜開始信号が与えられた時点において時計部１０２が示す時刻とに基づいて時計部１０２の時刻を補正することが好ましい。 - 特許庁

A phase variable 2nd clock 108B is generated at the same frequency of the sampling clock 108 from an output of a PLL circuit 4A, and the number of pulses from the changed point of the reproducing horizontal synchronization signal up to that of the data existence signal is counted by the two clocks 108, 108B at the same time.例文帳に追加

ＰＬＬ回路４Ａの出力から、サンプリングクロック１０８と同一周波数で位相可変の第２のクロック１０８Ｂを生成し、再生水平同期信号の変化点からデータ有無信号の変化点までのパルス数を２つのクロック１０８，１０８Ｂで同時にカウントする。 - 特許庁

The moving printed paper 3 is received by a delivery conveying system 50 and the printed paper 3 is further conveyed in the conveying direction F in order to feed them at a clock in synchronization with the collection conveyor 10.例文帳に追加

移動する印刷枚葉紙３が排出搬送システム５０によって引き取られ、印刷枚葉紙３を収集コンベヤ１０に同期したクロックで供給するために搬送方向Ｆへさらに搬送され。 - 特許庁

In a second operating mode, a data input-output circuit 1086 converts N pieces of data in parallel which are supplied serially in synchronization with the first internal clock signal to supply write data to selected N pieces of memeory cells.例文帳に追加

同期型半導体記憶装置１０００は、シングルデータレートＳＤＲＡＭ動作モードでは、外部クロック信号ｅｘｔ．ＣＬＫに同期して、入出力バッファ回路１０７２〜１０８２を動作させる。 - 特許庁

In a high-speed-synchronization semiconductor memory device, a data input buffer 33 is synchronized with the rise edge of a first clock CLK1, it buffers data which is input through a first port DQ, and it transmits the data to a memory cell array 31.例文帳に追加

高速同期の半導体メモリ装置では、デ−タ入力バッファ33が、第１クロックの立上りエッジに同期して、第１ポ−トDQを通じて入力されるデ−タをバッファリングし、メモリセルアレイ31へ伝達する。 - 特許庁

Furthermore, the main signal component is extracted from the electric signal and outputted to the CPU 25, and a clock is extracted from the electrical signal and information, denoting whether synchronization is taken, is outputted to the CPU 25.例文帳に追加

更に、電気信号から主信号成分が抽出されＣＰＵ２５に出力され、また電気信号からクロックを抽出し、同期が取れたか否かの情報がＣＰＵ２５に出力される。 - 特許庁

At the time, each fire detector 3 performs a normal operation at a timing by the operation clock of an oscillator 43 in the state of neglecting synchronization establishment performed on the basis of the reception timing of the transmission request signal.例文帳に追加

このとき、各火災感知器３が、送信要求信号の受信タイミングに基づいて行われる同期確立を無視した状態で、発振子４３の動作クロックによるタイミングで通常の動作を行う。 - 特許庁

To achieve a clock phase synchronization circuit in reception of an optical time division multiplexing signal without sharply changing optical receiver configuration on the side of the optical receiver and to provide an economical optical receiver.例文帳に追加

光時分割多重信号受信時におけるクロック位相同期回路を、光受信器側において光受信器構成を大きく変えることなく実現し、経済的な光受信器を提供する。 - 特許庁

By using the stability decision output signal, the filter constant of a loop filter is controlled, and the operation of a circuit block which is operated in synchronization with the clock output signal is controlled so as to be started stepwise.例文帳に追加

この安定度判定信号を利用して、ループフィルタのフィルタ定数を制御したり、クロック出力信号に同期して動作する回路ブロックの動作を段階的に起動したりするよう制御する。 - 特許庁

To obtain a serial data communication equipment and a communicating method, which use two transmission lines consisting of a unidirectional data output transmission line and data input transmission line and perform transmission and reception in clock synchronization.例文帳に追加

単方向のデータ出力伝送線とデータ入力伝送線とからなる２本の伝送線を使用し、クロック同期で送受信するシリアルデータ通信装置および通信方法を提供する。 - 特許庁

The PWM value is serially transformed from the DSP 51 to a shift register 54 of 96 channels, in synchronization with a serial clock signal SCK, and the A/D value of the shift register is serially transferred to the DSP 51.例文帳に追加

シリアルクロック信号ＳＣＫに同期して、９６チャンネル分のシフトレジスタ５４に、ＤＳＰ５１からＰＷＭ値がシリアル転送されると共に、シフトレジスタ５４のＡ／Ｄ値がＤＳＰ５１にシリアル転送される。 - 特許庁

The cycle control part 52 performs a control such that the part reads out data output during the waiting cycle period and continuously output data read out, after finishing of the waiting cycle period in synchronization with the clock.例文帳に追加

サイクル制御部５２は、当該ウエイトサイクル期間の間に出力するデータを読み出して、当該ウエイトサイクル期間終了の後に読み出したデータをクロックに同期し連続して出力する制御を行う。 - 特許庁

To provide a transmission/reception method for transmitting/receiving asynchronous data without the need for a clock signal with high accuracy and a synchronization circuit with high accuracy between independent networks of the same kind or different kinds.例文帳に追加

互いに独立した同種或いは異種網間において、高精度のクロック信号や高精度の同期回路を用いることなく、非同期データの送信受信が可能な送信受信方法を提供する。 - 特許庁

Further, even when jitter with an ultra-low frequency is present in an input digital video signal, the memory 7 used for clock synchronization absorbs the jitter to obtain a stable phase adjustment output.例文帳に追加

また、入力デジタル映像信号に超低周波のジッタが存在しても、クロック同期をなすメモリ７により、このジッタを吸収して安定した位相調整出力を得ることが可能となる。 - 特許庁

This digital frequency value is converted into an analog voltage in a D/A converter 104, and a VCO 105 outputs a synchronization clock of a frequency corresponding to a voltage to be outputted from the D/A converter 104.例文帳に追加

このデジタル周波数値は、Ｄ／Ａ変換器１０４でアナログ電圧に変換され、ＶＣＯ１０５は、Ｄ／Ａ変換器１０４が出力する電圧に応じた周波数の同期クロックを出力する。 - 特許庁

Then, the output circuit outputs data from the plurality of blocks, first data transmitted fastest from the memory block, in fixed order in synchronization with both edges of a clock.例文帳に追加

上記出力回路は、上記複数メモリブロックのうち最も速くデータが伝えられるメモリブロックからのデータを最初にして上記クロックの両エッジに同期して上記固定順序でシリアルに出力させる。 - 特許庁

A current consumption circuit (20) that performs a current consumption operation is adopted when a first circuit (2) being operated in synchronization with the clock cycle and capable of requesting an access, waits for a response to the access request.例文帳に追加

クロックサイクルに同期動作しアクセスを要求することができる第１回路（２）がアクセス要求に対する応答を待っているとき、電流消費動作を行う電流消費回路（２０）を採用する。 - 特許庁

The mobile station acquires long code group information and frame synchronization information, based on an output of a matching filter at a clock position of each mini-slot for one frame after the start point of a current mini-slot.例文帳に追加

現在のミニスロットの始点以後の１フレームの間に毎ミニスロットのクロック位置における整合フィルターの出力値に基づき、長いコードグループ情報及びフレーム同期情報を獲得する。 - 特許庁

In an imaging apparatus with an interchangeable lens detachable, control means controls the signal level of a clock terminal to be kept constant for a prescribed time and then changes the signal level in synchronization with exposure timing of an imaging device.例文帳に追加

交換レンズを着脱可能な撮像装置において、制御手段はクロック端子の信号レベルを所定時間一定に制御した後、撮像素子の露光タイミングに同期して信号レベルを変化させる。 - 特許庁

To reduce the lock up time of a PLL circuit to decrease a re- synchronization time in an asynchronous serial transmission reception system which uses a PLL circuit to generate a synchronous clock signal from a received signal.例文帳に追加

ＰＬＬ回路を用いて受信信号から同期クロック信号を生成する非同期シリアル送受信システムにおいて、ＰＬＬ回路のロックアップ時間を短縮して、再同期時間を短くしたい。 - 特許庁

Then, by delaying a clock for the start position value SP from the reference timing TM, actual recording start timing ST is generated to record data in synchronization with the recording start timing ST.例文帳に追加

そして、基準タイミングＴＭからスタートポジション量ＳＰ分のクロックを遅延させることにより、実際の記録開始タイミングＳＴを発生させ、この記録開始タイミングＳＴに同期してデータの記録を行う。 - 特許庁

Setting is made so that a line period T1 of the line synchronization signal Lsync and a modulation cycle T2 of the clock signal c1k can have the relationship: T1/T2≤0.95 or T1/T2≥1.05.例文帳に追加

そして、ライン同期信号Ｌｓｙｎｃのライン周期Ｔ１と、クロック信号ｃｌｋの変調周期Ｔ２とが、Ｔ１／Ｔ２≦０.９５または、Ｔ１／Ｔ２≧１.０５の関係を有するように設定を行う。 - 特許庁

The memory device control unit 102 interposed between the memory device 103 and a host device 101 includes a data transfer means 123 which transfers data to and from the memory device in synchronization with a clock signal.例文帳に追加

メモリデバイス１０３とホスト装置１０１の間に介在するメモリデバイス制御装置１０２は、クロック信号に同期してメモリデバイスとの間でデータを転送するデータ転送手段１２３を備える。 - 特許庁

To improve clock accuracy of a station (slave station) being subordinate to a master station and to relax a limitation in the number of links for the slave station in a digital network of network synchronism due to a slave synchronization system.例文帳に追加

従属同期方式による網同期のディジタルネットワークにおいて、主局に従属する局（従属局）のクロック精度を向上させると共に、該従属局のリンク数の制限を緩和することである。 - 特許庁

In order to synchronize the communication and computations of the COMLSI and LGLSI 1, a synchronization reference clock signal is transmitted from the COMLSI to the LGLSI 1 via a through-electrode (TVCLK).例文帳に追加

ＣＯＭＬＳＩとＬＧＬＳＩ１の通信及び演算を同期させるため、ＣＯＭＬＳＩから同期用基準クロック信号が貫通電極（ＴＶＣＬＫ）を介してＬＧＬＳＩ１に送信される。 - 特許庁

To provide a voltage-holding circuit for holding a voltage of an input signal, while its cost is reduced, and to provide a clock synchronization circuit having the voltage-holding circuit.例文帳に追加

本発明は、コストを抑制しつつ、入力された信号の電圧を長時間保持することができる電圧保持回路及び電圧保持回路を備えるクロック同期回路を提供することを目的とする。 - 特許庁

The OFDM receiver 1 establishes symbol synchronization from a received OFDM signal, and after the establishment, the receiver 1 uses a clock generated in the inside of the receiver to set an application timing of an FFT window.例文帳に追加

ＯＦＤＭ受信装置１は、受信したＯＦＤＭ信号からシンボル同期を確立し、その確立後は、装置内部において発生させたクロックを用いて、ＦＦＴ窓の適用タイミングを設定する。 - 特許庁

To provide a device for stabilizing horizontal synchronization which is not supplied with input of a clock from a reference oscillation source or a microcomputer causing radiation only to make a frequency comparison.例文帳に追加

周波数比較を行うだけのために基準発振源や輻射の原因となるマイコンからのクロックの入力を与えることをしない水平同期安定化装置を提供することを目的とする。 - 特許庁

A signal control circuit 22 responds to a system reset signal RSTX based on the operation detection signal OC and outputs a reset signal C_RST in synchronization or asynchronization with an internal clock signal CLK.例文帳に追加

信号制御回路２２は、動作検出信号ＯＣに基づいて、システムリセット信号ＲＳＴＸに応答し、リセット信号Ｃ＿ＲＳＴを内部クロック信号ＣＬＫと同期又は非同期にて出力する。 - 特許庁

To provide the delay which is optimum at respective frequencies to be used and has small variation with respect to variation in process, temperature and voltage, in a clock synchronization type semiconductor storage device.例文帳に追加

本発明の目的は、クロック同期式半導体記憶装置において、使用される各周波数で最適な、かつプロセス、温度、電圧変動に対する変動量の小さいディレイを提供することにある。 - 特許庁

To enable system clock synchronization to be performed between a plurality of IP-PBXs, in voice packet communication between the IP-PBX of that are plurality of voice communication devices by using a asynchronous transmission network.例文帳に追加

非同期伝送網を用いて複数の音声通信装置であるＩＰ−ＰＢＸ間における音声パケット通信において、これら複数のＩＰ−ＰＢＸ間でのシステムクロック同期を可能とする。 - 特許庁

Each of nodes 12-24 (playing units) connected to a LAN network is provided with a storage section that stores synchronization capability information, Fs (sampling clock frequency) management capability information, and common master information or the like.例文帳に追加

ＬＡＮネットワークに接続される１２〜２４等の各ノード（演奏用機器）には、同期能力情報、Ｆｓ（サンプリングクロック周波数）管理能力情報、共通マスタ情報等を記憶する記憶部を設ける。 - 特許庁

To provide a communication control device and a communication control method, where image data can be transmitted, while ensuring frame synchronization by the use of an digital interface, such as a USB interface where a clock-adjusting mechanism common to nodes is not provided.例文帳に追加

各ノード共通のクロック合わせの仕組みが提供されていないＵＳＢインターフェースのようなデジタルインターフェースを使用して、フレーム同期を確保しながら画像データを伝送できるようにする。 - 特許庁

Moreover, the IC 34 generates a VGA video signal from the video signal fetched into the inside of the processor in synchronization with the fetching clock based on the judged result in the computer 42 to output the video signal to the panel 6.例文帳に追加

更にＩＣ３４は、上記取込クロックに同期して内部に取り込む映像信号から、マイコン４０での判定結果に基づきＶＧＡ映像信号を生成し液晶パネル６に出力する。 - 特許庁

The synchronization capturing apparatus has a structure of once storing data to be input to a sliding correlator(SC) 6 in a reception data RAM 5, and executing correlating operation with a clock corresponding to twice a chip rate or more.例文帳に追加

同期捕捉装置は、スライディング相関器（ＳＣ）６に入力するデータを一度受信データＲＡＭ５に記憶し、チップレートの２倍以上のクロックで相関処理を実行させる構成を有する。 - 特許庁

This semiconductor device which receives received data based on the standard of IEEE 1394 and has a synchronization FIFO 11 which synchronizes the received data input based on a receiving clock signal with an internal clock signal, a decoding processing part 12 which performs decoding processing of the received data synchronized by the synchronization FIFO 11 and a shaping FIFO 13 which outputs the received data decoded by the decoding processing part 12 at fixed timing.例文帳に追加

IEEE1394の規格に基づいて受信データを受信する半導体装置であって、受信クロック信号に基づいて入力される前記受信データを内部クロック信号に同期化させる同期化ＦＩＦＯ１１と、同期化ＦＩＦＯ１１で同期化された受信データをデコード処理するデコード処理部１２と、デコード処理部１２でデコードされた受信データを一定のタイミングで出力する整形ＦＩＦＯ１３を備えた。 - 特許庁

The phase synchronization apparatus includes an oscillator gain setting member configured to discriminate a frequency by sequentially delaying an input clock after dividing the input clock at a prescribed division ratio and to generate an oscillation gain setting signal by using discriminated frequency information, and a phase locked loop (PLL) circuit configured to oscillate an output clock having a frequency corresponding to the oscillation gain setting signal in response to the input clock.例文帳に追加

本発明の位相同期装置は、入力クロックを所定の分周比で分周した後、順次遅延させる動作により周波数を判別し、前記判別された周波数情報を用いて発振器ゲイン設定信号を生成する発振器ゲイン設定手段と、前記入力クロックに応じて、前記発振器ゲイン設定信号に対応する周波数を有する出力クロックを発振させるＰＬＬ回路を含むことを特徴とする。 - 特許庁

In the semiconductor memory device compressing data read from a memory cell in synchronization with a rise edge of a first external clock signal, the timing of controlling a latch circuit and an output buffer circuit connected to a data bus transmitting the summary result is synchronized with a rise edge of a second external clock signal and a rise edge of a third external clock signal.例文帳に追加

第１の外部クロック信号の立ち上がりエッジに同期してメモリセルからの読み出しデータの縮約を行う半導体記憶装置において、縮約結果を伝送するデータバスに接続されるラッチ回路及び出力バッファ回路の制御タイミングを、それぞれ第２の外部クロック信号の立ち上がりエッジ、第３の外部クロック信号の立ち上がりエッジに同期するタイミングとした。 - 特許庁

This semiconductor integrated circuit including a plurality of digital circuits 11, 12 operating in synchronization with a clock signal CK is structured such that each digital circuit receives either of first and second clock signals CKa, CKb having the same frequency and phases different from each other; and the phase difference of the first and second clock signals is about [2m-1]/2n, wherein m, n are natural numbers.例文帳に追加

クロック信号ＣＫに同期して動作する複数のデジタル回路１１，１２を含む半導体集積回路であって、前記各デジタル回路は、周波数が同じで位相が異なる第１および第２クロック信号ＣＫa，ＣＫbの一方を受け取り、前記第１および第２クロック信号の位相差は、ｍ，ｎを自然数として、ほぼ［２ｍ−１］／２ｎであるように構成する。 - 特許庁