「clock synchronization」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

An 8-bit shift register 72 comprises eight cells b0-b7, fetches each bit of data Data1 to the cell b0 in synchronization with a leading edge of a clock CLK from a transmitter 10, and shifts the content of each cell to a high-order cell.例文帳に追加

８ビット・シフトレジスタ７２は８個のセルｂ０〜ｂ７からなり、送信装置１０からのクロックＣＬＫの上がりエッジに同期して、データＤａｔａ１の各ビットをセルｂ０に取り込み、各セルの内容を上位セルにシフトする。 - 特許庁

When executing the pipeline processing in an LUT (Look Up Table) conversion circuit 1 or the like executing image processing in synchronization with a supplied clock signal (CLK), the LUT conversion circuit 1 is bypassed when the processing is unnecessary, and the pipeline processing is advanced.例文帳に追加

供給されるクロック信号（ＣＬＫ）に同期して画像処理を実行するＬＵＴ変換回路１等でパイプライン処理を実行する場合に、処理が不要な場合、ＬＵＴ変換回路１をバイパスして、パイプライン処理を進行する。 - 特許庁

An optical coupler 204 multiplexes the optical time division multiplexing signal input from an optical signal input part of the clock phase synchronization circuit 201 and a direct frequency shift modulation signal output from the direct modulation light source 203.例文帳に追加

光結合器２０４は、クロック位相同期回路２０１の光信号入力部から入力された光時分割多重信号と直接変調光源２０３から出力された直接周波数偏移変調信号とを合波する。 - 特許庁

Each of differential information items obtained for synchronization to a plurality of PCRs is switched in a fixed cycle and supplied to a set of VCXOs, master clocks are generated in a time division manner, and a PLL for reproducing each STC clock is functioned.例文帳に追加

複数ＰＣＲに同期させるために得られた各差分情報を一定周期で切り替えて、一組のＶＣＸＯに供給し、時分割にマスタクロックを生成し、各ＳＴＣクロックを再生するＰＬＬを機能させる。 - 特許庁

The semiconductor memory has a burst read-out function for outputting successively data stored in continuous memory regions of a memory cell array provided in synchronization with an input clock and is provided with a cycle count part 51 and a cycle control part 52.例文帳に追加

半導体メモリは、入力されるクロックに同期して備えられたメモリセルアレイの連続するメモリ領域に記憶されているデータを順次出力するバースト読み出し機能を有し、サイクルカウント部５１とサイクル制御部５２とを具備する。 - 特許庁

Before and after start timing and end timing of time division data transfer processing, a holding cycle for signal stabilization is allocated, and rising and falling of the clock for the large-scale logic are performed in synchronization with the holding cycles of both ends.例文帳に追加

時分割データ転送処理の開始タイミングおよび終了タイミングの前後には、信号安定化のための保持サイクルが割りあてられ、大規模論理用クロックの立ち上げおよび立ち下げは、両端の保持サイクルに同期して、おこなわれる。 - 特許庁

To provide a clock synchronization device that can linearly generate an output voltage of a digital/analog converter corresponding to a digital code value so as to enhance a jitter characteristic in a region with a very high delay rate of a variable delay line.例文帳に追加

デジタルコード値に対するデジタル／アナログ変換器の出力電圧を線形的に形成し、可変遅延ラインの遅延率が非常に大きい領域でのジッタ特性を向上させることができるクロック同期装置を提供する。 - 特許庁

Also, in the circuit 16, a sampling timing is set at a frequency two times the WST data clock (horizontal synchronization frequency fH×888) to sample a piece of WST data twice at positions with different phases.例文帳に追加

また、ＷＳＴ検出回路１６では、サンプリングタイミングをＷＳＴデータクロックの２倍（水平同期周波数ｆ__Ｈ×８８８）の周波数に設定しておき、１つのＷＳＴデータに対して位相が異なる位置で２回サンプリングする。 - 特許庁

A 1st cryptographic processing means 10 and a 2nd cryptographic processing means 11 encipher the pleintext input block data with a necessary number L of processing clocks in synchronization with the cryptographic processing clock, and output ciphertext output block data.例文帳に追加

第１の暗号化処理手段１０及び第２の暗号化処理手段１１は、平文入力ブロックデータを暗号化処理クロックに同期して必要処理クロック数Ｌで暗号化し、暗号文出力ブロックデータを出力する。 - 特許庁

To provide an oscillating circuit of phase locked loop capable of detecting a off-synchronization precisely with a simple phase comparison circuit and capable of reducing jitter of clock signals of oscillation outputs even in any type of the comparison circuit.例文帳に追加

位相ロックループ（ＰＬＬ）発振回路に関し、位相比較回路がどのような型式のものでも、簡易な比較回路で確実に同期外れ検出を行うことを可能にし、また、発振出力クロック信号のジッタを低減する。 - 特許庁

To provide a data transmission system, a data transmission method, a data transmission apparatus, and a data reception apparatus which can maintain synchronization of transmission and reception even when the transmission apparatus, the reception apparatus and a transmission path are not operating with the same clock.例文帳に追加

送信装置、受信装置及び伝送路が同一クロックで動作していない場合においても、送受信の同期を保つことのできるデータ伝送システム、及びデータ伝送方法、データ送信装置、データ受信装置を提供する。 - 特許庁

For example, in response to a readout request from the CPU0 (1-0), the flash memory 0 (2-0) outputs data read out from a memory mat in synchronization with the phase-shifted clock signal supplied to the CPU0 (1-0).例文帳に追加

たとえば、フラッシュメモリ０（２−０）は、ＣＰＵ０（１−０）からの読み出し要求に応答して、ＣＰＵ０（１−０）に供給される位相シフトされたクロック信号に同期してメモリマットから読み出したデータを共通バスに出力する。 - 特許庁

To provide a device for controlling resources in a communication network for solving problems such as control of radio resources of a base station, programming of a physical layer, "level 2" protection and synchronization control of a reference clock of a channel under control of the base station.例文帳に追加

基地局の無線リソースの制御、物理層のプログラミング、「レベル２」保護、および基地局の制御下にあるチャネルの基準クロックの同期制御という問題を解決する、通信ネットワーク内資源を制御装置を提供する。 - 特許庁

On an SDA line, the master transfer sequencer circuit 48 implements the sending of a start condition, the sending via a serial control circuit 43 of data stored in a nonvolatile memory 44, and the sending of a stop condition, all in synchronization with the basic clock.例文帳に追加

マスタ・転送シーケンサ回路４８はスタートコンディションの送信、シリアル・コントロール回路４３を介しの不揮発性メモリ４４に格納されたデータの送信及びストップコンディションの送信を基本クロックに同期するようにＳＤＡラインに行う。 - 特許庁

Moreover, a discriminating circuit 52 which discriminates the horizontal and vertical synchronization frequencies of the signal S11 and a PLL 60 which is controlled by the discrimination result of the circuit 52 and outputs a clock S61 having varying frequencies are provided.例文帳に追加

入力映像信号Ｓ11の水平及び垂直の同期周波数を判別する判別回路５２と、判別回路５２の判別結果により制御されて周波数の変化するクロックＳ61を出力するＰＬＬ６０とを設ける。 - 特許庁

In a shift register 32 which operates in synchronization with a reference clock signal CLK480, after 8 periods of the signal CLK480 while a suspend signal SUSPENDM is changed from 1 to 0, the output SUSPR[0]-[7] of each flip-flop 34-48 is changed from 1 to 0, the output SUSR from an OR circuit 50 is changed from 1 to 0.例文帳に追加

基準クロック信号CLK480に同期して動作するシフトレジスタ32は、サスペンド信号SUSPENDMが1→0に変化して信号CLK480の８周期後に各フリップフロップ34〜48の出力SUSPR[0]〜[7]が1→0に変化し、ＯＲ回路50からの出力SUSRが1→0に変化する。 - 特許庁

A latch signal generating circuit 32 generates a latch signal ALATZ in synchronization with late timing of activation timing of a delayed chip enable signal into which the chip enable signal/CE is delayed and transition timing of a clock signal CLK.例文帳に追加

ラッチ信号生成回路３２は、チップイネーブル信号／ＣＥを遅延させた遅延チップイネーブル信号の活性化タイミングおよびクロック信号ＣＬＫの遷移タイミングのうち遅いタイミングに同期してラッチ信号ＡＬＡＴＺを生成する。 - 特許庁

Then, a signal processing means 7 reads video signals 17 using second clock 9C independently generated from input synchronization signals 5V and 5H.例文帳に追加

入力映像信号４をデジタル画像情報として一旦、記憶手段１５に記憶させ、その後、入力同期信号５Ｖ，５Ｈから独立して発生させた第２クロック９Ｃを用いて信号処理手段７により映像信号１７を読み出す。 - 特許庁

The test pattern data latched by the flip-flops 12a, 13a, and 14a in respective stages are simultaneously outputted to the functional macrocircuit 11 in synchronization with a second clock signal inputted into flip-flops 12b, 13b, and 14b.例文帳に追加

それぞれの段におけるフリップフロップ１２ａ、１３ａ、１４ａにラッチされたテストパターンデータは、フリップフロップ１２ｂ、１３ｂ、１４ｂに入力される第２のクロック信号に同期して同時に機能マクロ回路１１に出力される。 - 特許庁

A transmission interface circuit 14 transmits the luminance data DR, DG and DB of the corresponding colors, for which the timings are controlled by the timing control section 12, to the data drivers 306 together with a synchronization clock CLK via the common bus 309.例文帳に追加

送信インタフェース回路１４は、タイミング制御部１２によりタイミングが制御された各色の輝度データＤＲ、ＤＧ、ＤＢを、同期クロックＣＬＫとともに共通のバス３０９を介して複数のデータドライバ３０６に対し送信する。 - 特許庁

The application of clock synchronization protocol for a plurality of synchronous domains comprises coping with asymmetric delay upon message transmission in double ring network topology employing a plurality of synchronous domains, the provision of a preliminary synchronous domain employing the plurality of synchronous domains, and the collection of informations with respect to the accuracy of a master clock employing the plurality of synchronous domains.例文帳に追加

複数の同期ドメインへのクロック同期プロトコルの応用は、複数の同期ドメインを使用して二重リングネットワークトポロジにおけるメッセージ伝送の際の非対称性遅延に対処すること、複数の同期ドメインを使用して予備同期ドメインを提供すること、及び、複数の同期ドメインを使用してマスタークロックの精度に関する情報を集めることを含む。 - 特許庁

To provide a clock synchronization scheme and a data transmission system for reducing the influence of jitters due to variation in a packet receiving timing in a receiver side, if a system clock of a transmitter side must be synchronized with that of the receiver side when stream data are distributed in a network having a varying passing time and a packet including time stamp information is transmitted from the transmitter side.例文帳に追加

通過時間が変動するネットワークでストリームデータを配信し、送信側からタイムスタンプ情報を含むパケットを送信し、送信側と受信側のシステムクロックを同期させる必要がある場合に、受信側でのパケット受信タイミングのばらつきによるジッタの影響を低減するクロック同期方式およびデータ伝送システムを提供すること。 - 特許庁

For example, when the register outputs a component signal to use a conversion circuit (level conversion 111, RGB/YCbCr switching 123, synchronization signal addition 124); the input switching circuits 1 (151), 2 (152) select the fixed value signal, and a clock signal switching circuit 153 selects to stop supply of the clock.例文帳に追加

例えば、変換処理回路（レベル変換１１１、ＲＧＢ／ＹＣｂＣｒ切替え１２３、同期信号付加１２４）を使用するコンポーネント信号を出力する場合、入力切替え回路１（１５１）及び入力切替え回路２（１５２）は、固定値信号を選択し、クロック信号切替え回路１５３はクロック供給を停止する選択を行なう。 - 特許庁

In the process, synchronous data is detected by a synchronous data detection circuit 121 and a synchronous data detection signal SYC is generated; clock synchronization is extracted by a clock synchronous extraction circuit 122 and clock timing signals BST, BSR are generated; and transmission data from the master station 101 and data transmission of received data of the master station 101 are controlled by enable signals ETx, ERx generated by a timing generation circuit 123.例文帳に追加

この際、同期データ検出回路１２１により同期データを検出して同期データ検出信号ＳＹＣを生成し、クロック同期抽出回路１２２によりクロック同期を抽出してクロックタイミング信号ＢＳＴ，ＢＳＲを生成し、タイミング発生回路１２３によって生成したイネーブル信号ＥＴｘ，ＥＲｘにより、マスタ局１０１からの送信データおよびマスタ局１０１の受信データのデータ伝送を制御する。 - 特許庁

To provide a video display system capable of minimizing the number of video distribution units in use even when the limit of a clock frequency for display data synchronization is exceeded because of the number of display units which are connected in a lateral direction.例文帳に追加

横方向に接続する表示ユニット数により表示データ同期用のクロック周波数の制限が超えた場合でも、その周波数制限の範囲内で映像分配ユニットの使用個数を最小限に抑えることができる映像表示システムを得る。 - 特許庁

An A/D converter 33 converts an inputted analog video signal A into a digital video signal A according to an H-synchronizing signal A and a V-synchronizing signal A from a synchronization separator 35 and a clock A and outputs it to a signal superimposing unit 16.例文帳に追加

Ａ／Ｄ変換部３３は、入力されたアナログ映像信号Ａを、同期分離部３５からのＨ同期信号Ａ、Ｖ同期信号ＡおよびクロックＡにより、ディジタル映像信号Ａに変換し、信号重畳部１６に出力する。 - 特許庁

The reception part of the terminal station also generates the clock signal in synchronization with the received reception confirmation signal by searching the reception confirmation signal with changing an active state period and keeping the period so that the reception confirmation signal can be received.例文帳に追加

また、端末局の受信部は、動作状態期間を変化させて、受信確認信号を探索し、受信確認信号を受信できるように上記期間を維持することで、受信した受信確認信号に同期したクロック信号を生成する。 - 特許庁

The synchronization compensation circuit 1-2 takes an operating state only during a time band of one period of the master clock centering about a point where level change of a frequency divided signal from the frequency divider 1-1 is predicted and takes a holding state during other time bands.例文帳に追加

同期補償回路１−２は、分周器１−１からの分周後信号のレベルが変位すると予想される点を中心とするマスタクロックの１周期分の時間帯にのみ動作状態となり、それ以外の時間帯は保持状態となる。 - 特許庁

The clock signal by the self-traveling mode is generated before the oscillation operation of the oscillation circuit becomes stable, so that the internal circuit can operate in the normal mode in synchronization therewith, and a return time to the normal mode from the waiting mode is reduced.例文帳に追加

上記発振回路の発振動作が安定する前に上記自走モードによるクロック信号が生成されることにより、これに同期して内部回路が通常モードで動作することができ、待機モードから通常モードへの復帰時間が短縮される。 - 特許庁

When the high-speed signal is received by the reception processing part 21 and the reception processing part 21 is put in a self-running state, the recovery signal generation part 13 generates a recovery signal of the low-speed bit rate for recovering clock synchronization from the self-running state.例文帳に追加

リカバリ信号生成部１３は、高速信号が受信処理部２１で受信されて、受信処理部２１が自走状態となった場合に、自走状態からクロック同期を回復させるための低速ビットレートのリカバリ信号を生成する。 - 特許庁

The second conversion means includes a second optical converter 18, the second optical converter receives the intermediate generated optical signal and generates and outputs an optical clock signal 320 with a wavelength λ_3, according to the passive mode synchronization operation of the second optical converter.例文帳に追加

第2変換手段は、第2光変換器18を具えており、第2光変換器に中間生成光信号が入力されて、波長λ_3の光クロック信号320を、第2光変換器の受動モード同期動作によって生成して出力する。 - 特許庁

LUs 103-2 and 103-3 which are clock slaves requiring high-accuracy synchronization receive the synchronous packets transmitted from the interface 106-1 from their interfaces 106-2 and 106-3 exclusively used for synchronous packet through a hub 104.例文帳に追加

高精度の同期が必要なクロックスレーブであるＬＵ１０３−２，１０３−３は、同期パケット専用インタフェース１０６−１から送信された同期パケットを、ハブ１０４を介して、同期パケット専用インタフェース１０６−２，１０６−３から受信する。 - 特許庁

To realize one wire system serial communication system capable of avoiding lowering of transfer rate by realizing communication at the optimal transfer rate in accordance with accuracy of oscillation frequencies of a clock as preventing step out by inserting a synchronization trigger.例文帳に追加

同期トリガを挿入して同期ずれを防止しながら、クロックの発振周波数の精度に合わせた最適な転送レートでの通信を実現して、転送レートの低下を避けることが可能な１線式のシリアル通信方式の実現を課題とする。 - 特許庁

This clock CLK has a vertically and horizontally shifted phase compared with a phase based on the synchronization signals VD, HD themselves to be separated in the separator circuit 131, and accordingly, a phase of image data Vdg1 obtained in an A/D converter 134 is also shifted.例文帳に追加

このクロックＣＬＫは、分離回路１３１で分離される同期信号ＶＤ，ＨＤそのものに基づく場合と比べて、垂直、水平に位相がずれたものとなり、従ってＡ／Ｄ変換器１３４で得られる画像データＶｄｇ１の位相もずれる。 - 特許庁

The automatic selection circuit 7 observes the synchronization detection result 601 to execute an operation of automatically revising a frequency division number of the variable frequency divider circuit 1 when the clock phase locked loop circuit is not synchronized within a prescribed time the timer 8 indicates.例文帳に追加

自動選択回路７は、同期検出結果６０１を観測して、タイマー８が示す一定時間内にクロック位相同期回路が同期しない場合には可変分周回路１に対する分周数を自動的に変更するという動作を実行する。 - 特許庁

In the transmission device 100, a transmission processing part 130 uses an 8K synchronization signal, to respectively create a synchronous differential value and clock differential value information, creates encapsulating video data and transmits the capsuling video data to a destination via an ADM (add/drop multiplexer) 300.例文帳に追加

伝送装置１００は、送信処理部１３０が８Ｋ同期信号を利用して、同期差分値情報、クロック差分値情報をそれぞれ作成すると共に、カプセリング映像データを作成してＡＤＭ３００を介して宛先に伝送する。 - 特許庁

To provide a digital broadcast receiving apparatus for precisely synchronizing an event reference time being the reference of an event including part of the time series information on a time base with a provided reference clock being the reference of provided time synchronization among a plurality of pieces of time series information.例文帳に追加

時系列情報における時間軸上の部分を含むイベントの基準となるイベント基準時間と、複数の時系列情報間における提示時間同期の基準となる提示基準時計とを精密に同期させることを課題とする。 - 特許庁

The time synchronization method adopts a system where a reference time supply section 4 is provided to an external network side interface of a router 3 connected to a LAN 2, and the reference time supply section 4 is connected to a reference time supply section 6 connected to a reference clock 7 not via other router through a transmission line 5.例文帳に追加

ＬＡＮ２と接続されたルータ３の外部ネットワーク側インターフェースに基準時刻供給部４を設け、これを伝送路５によって他のルータを介さずに基準時計７と接続された基準時刻供給部６に接続する。 - 特許庁

Timing adjusting circuits 124, 125 include a latch circuit 719 delaying a column address in synchronization with an internal clock YCLK3 generated based on at least the setting value, and a delay circuit 717 for adjusting timing, for adjusting delay amount.例文帳に追加

タイミング調整回路１２４，１２５は、少なくとも設定値に基づき生成される内部クロックＹＣＬＫ３に同期して列アドレスを遅延させるラッチ回路７１９と、遅延量を調整するためのタイミング調整用遅延回路７１７とを含んでいる。 - 特許庁

Individual EDRs (DDRs) or onboard recorders such as car navigation systems have a time calibration function for synchronization with the traceable standard clock time provided by the hierarchized registered calibration service providers by remote calibration based on common-view GPS signals.例文帳に追加

個々のEDR(DDR)、或いはカーナビゲーション・システム等の車載記録装置は、時刻校正機能を備えて、Common-view方式のGPS信号を媒体とした遠隔校正により階層性を有する登録校正事業者の持つ遡源証明可能な基準時計時刻に同期させる。 - 特許庁

Thus, even when the data rate of the digital signal is not known or variable when manufacturing the circuit, the pre-distortion of a desired order is applied to the digital data signal in full bits or partial bits without the need for a bit rate synchronization clock.例文帳に追加

これによって、回路を製造するときにデジタルデータ信号のデータレートが知られていないか可変であるときにも、ビットレート同期クロック無しで、デジタルデータ信号に対してフルビットまたは部分ビットの所望の次数の予歪みを加えることができる。 - 特許庁

In a first test operation mode, a row control circuit 121 and a column control circuit 131 in synchronization with an external clock after fetching the column address output a WORD control signal and a YSW control signal and perform memory cell selection operation.例文帳に追加

第１のテスト動作モードにおいては、ロウコントロール回路１２１及びカラムコントロール回路１３１は、カラムアドレスを取り込んだ後の外部クロックに同期して、ＷＯＲＤ制御信号、ＹＳＷ制御信号を出力し、メモリセル選択動作を行う。 - 特許庁

The sampling section 41 is equipped with a circuit configured by connecting in parallel from a first stage up to an n-th stage, sampling circuits 41a-41e configured by connecting in cascade n (n is an integer ≥1) flip-flops which operate in synchronization with a reference clock for example.例文帳に追加

サンプリング部４１は、例えば基準クロックに同期して動作するフリップフロップをｎ個（ｎは１以上の整数）縦続接続してなるサンプリング回路４１ａ〜４１ｅを、第１段目から第ｎ段目まで並列接続してなる回路を備える。 - 特許庁

To provide a method and a circuit for inspecting quality of a delay synchronization loop circuit with which inspection efficiency is enhanced by instantaneously judging whether or not a reference signal is synchronized with an internal clock signal.例文帳に追加

基準信号と内部クロック信号とが同期しているか否かを瞬時に判断することによって検査効率を向上させることができる遅延同期ループ回路の良否検査方法及び遅延同期ループ回路の良否検査回路を提供する。 - 特許庁

When the control terminal 2 requests time synchronization of a built-in clock 21 to the network terminal 3, the network terminal 3 requests time information to the NTP server 1 and transfers the acquired time information to the control terminal 2.例文帳に追加

制御端末２が内蔵時計２１の時刻合わせをネットワーク端末３に要求すると、ネットワーク端末３はＮＴＰサーバ１に対して時刻情報を要求し、ネットワーク端末３は取得した時刻情報を制御端末２に引き渡す。 - 特許庁