「clock synchronization」に関連した英語例文の一覧と使い方(18ページ目) - Weblio英語例文検索

The charge pump 32 is connected at the rear stage of the charge pump 31, and starts a boosting operation to a second phase delayed by a predetermined phase from a first phase after the first phase which must start the boosting operation by the charge pump 31 in synchronization with the clock signal.例文帳に追加

チャージポンプ部３２は、チャージポンプ部３１の後段に接続され、クロック信号に同期して、チャージポンプ部３１が昇圧動作を始めるべき第１の位相の後、第１の位相より所定の位相遅れた第２の位相に昇圧動作を始める。 - 特許庁

To solve a problem of easily detecting an abnormality of synchronization in a synchronizing circuit due to a turbulence in the clock signals of an input end so as to avoid a serious trouble to spoil data.例文帳に追加

入力側のクロック信号の乱れにより同期化が正常に実行できないという異常が発生しても、これを簡単に検出することができなかったという問題を解決し、データ化け等の重大な障害へ進むことを回避すること。 - 特許庁

To provide an image processing unit, an image display device, an image processing method, and an image display method that can accurately demodulate a color difference signal without need for phase synchronization of a sampling clock with a burst signal.例文帳に追加

本発明は、サンプリングクロックをバースト信号に位相同期させることなく、正確に色差信号の復調を行うことが可能な画像処理装置、画像処理方法、画像表示装置、および画像表示方法を提供することを目的とする。 - 特許庁

In an optical signal processing apparatus 10, the control light Cs in accordance with a clock signal extracted from the signal light S is to be inputted into a timing detector 32 with the signal light, then the control signal is to be delayed based on a detected result after detecting a synchronization shift.例文帳に追加

光信号処理装置１０では、信号光Ｓから抽出したクロック信号に基づいた制御光Ｃｓを、信号光と共に、タイミング検出器３２に入力して、同期ずれを検出し、検出結果に基づいて制御光を遅延する。 - 特許庁

A receiver 24 of a receiver side block 22 is provided with a clock phase detector 27 and a VDL 28 for configuring a mesochronous type synchronization circuit, receives data of the inter-block interface without setup/hold violation and transfers the data to an internal circuit of the receiver side block 22.例文帳に追加

受信側ブロック２２の受信器２４にメソクロナスタイプの同期化回路を構成するクロック位相検出器２７と、ＶＤＬ２８を備え、ブロック間インターフェースのデータをセットアップ／ホールド違反なしに受信し、受信側ブロック２２の内部回路に転送する。 - 特許庁

The digital signal receiver of this invention is configured with a signal input section 13 that receives a digital signal, a signal detection means 14 that detects the presence of the digital signal, a synchronization detection means 15 that detects a synchronizing signal for the digital signal and a predetermined clock signal, and a display means 17 that displays the presence of the digital signal and synchronization detection information.例文帳に追加

本発明のデジタル信号受信装置は、デジタル信号を入力する信号入力部１３と、デジタル信号の有無を検出する信号検出手段１４と、デジタル信号と予め定めたクロック信号との同期信号を検出する同期検出手段１５と、デジタル信号の有無、および同期検出情報を表示する表示手段１７とを備えた構成とした。 - 特許庁

In the method for performing the read and write operations in the semiconductor memory device having the input/output architecture comprising the separate data input bus and data output bus, when a read command is inputted in one cycle, a read operation is performed in synchronization with a clock and a write operation is performed in synchronization with a signal that operates during the read operation.例文帳に追加

データ入力バスとデータ出力バスが分離された入出力構造となった半導体メモリ装置で読み出しと書き込みを動作する方法において、１サイクルで読み出し命令が入力されると、クロックに同期されて読み出し動作が行われる段階と、前記読み出しの間に動作する信号に同期されて書き込み動作が行われる段階と、からなる - 特許庁

To a reference synchronization signal (REF signal) 150 and a speed objective value signal 139B, phase difference information obtained by clock count from a motor rotation synchronization signal (BDN signal) 113 is subjected to multiplication and division by integer power of 2, and fed back to the same control interface as the speed difference quantity by reducing the gain, thereby raising the scanner motor 147 quickly and controlling it precisely.例文帳に追加

基準同期信号（ＲＥＦ信号）１５０および速度目標値信号１３９Ｂに対して、モータ回転同期信号（ＢＤＮ信号）１１３からクロックカウントして得られた位相差情報１６０を２の整数乗で乗除算し、ゲインを落として速度差量と同じ制御インターフェイスにフィードバックすることによって、スキャナモータ１４７をすばやく立ち上げ、かつ精度よく制御する。 - 特許庁

To provide a voltage controlled oscillating circuit that outputs a high frequency, where frequency control can be realized, to provide a phase synchronization circuit that makes quality of a clock stable, and to provide an optical disk unit where the reliability of reproduced information of the unit can be enhanced by mounting the digital phase synchronization circuit whose dispersion is suppressed onto the unit.例文帳に追加

高い周波数が出力可能でかつ周波数制御を実現することができる電圧制御発振回路と、クロック品質の安定化を図ることができる位相同期回路と、ばらつきを押さえたデジタル位相同期回路を装置に搭載することにより装置の再生情報の信頼性の向上に貢献することができる光ディスク装置とを提供する。 - 特許庁

In a start-stop synchronization system serial communication mode, a signal showing the kind of communication data communicated from the interchangeable lens to the camera and a signal allowing the camera to refuse reception of the communication data communicated from the interchangeable lens to the camera are communicated to one signal line, which is not used, out of three signal lines used in a clock synchronization system serial communication mode.例文帳に追加

調歩同期式のシリアル通信モードにおいて、クロック同期式のシリアル通信モードで使用する３つの信号線のうち使用していない１つの信号線に対して、交換レンズからカメラへ通信される通信データの種類を表す信号、及び、交換レンズからカメラへ通信される通信データの受信をカメラが拒否する信号が通信される構成とした。 - 特許庁

Synchronization between a mobile terminal device and a broadcasting station is established by preventing a time-lag between a STC value for reproduction which is a system time reference value for reproduction to be acquired by calculation from a received PCR value and the system clock of the terminal and a PTS value for audio which is presentation time information for audio reproduction for establishing synchronization after intentionally performing adjustment of an audio reproduction time.例文帳に追加

意図的に音声再生時間の調整を行い、受信したＰＣＲ値と端末のシステムクロックから計算で求まる再生用のシステム時刻基準値である再生用ＳＴＣ値と、同期を取るための音声再生用提示時刻情報であるＡｕｄｉｏ用ＰＴＳ値の時間のズレを無くす事で、携帯端末装置と放送局の同期を取る。 - 特許庁

The synchronization control means 2 is constituted of an external circuit which distributes/outputs a clock signal CLK from a testing apparatus body 1 to the plurality of semiconductor integrated circuits, receives respective test result outputs from the plurality of semiconductor integrated circuits, and suspends outputting of the distributed clock signal CLK, from respective test result output timings to the slowest timing.例文帳に追加

同期化制御手段２は、テスト装置本体１からのクロック信号ＣＬＫを複数の半導体集積回路に分配して出力するとともに、複数の半導体集積回路から夫々テスト結果の出力を受け付けて、分配したクロック信号ＣＬＫの出力を各テスト結果の出力タイミングから最も遅いタイミングまで停止する外付け回路で構成されている。 - 特許庁

In the case of communications by using a plurality of slots where two slots are used each for incoming and outgoing slots in one frame through one base station, a control section 100 controls each section so as to correct a reference clock on the basis of only the synchronization information extracted from one specific slot in the two outgoing slots for the correction of the reference clock.例文帳に追加

１つの基地局を通じて、１フレーム中で、上り下り、それぞれ２つのスロットを用いた複数スロットによる通信である場合には、制御部１００が、基準クロックの補正を行うのに、２つの下りスロットのうち、特定の１つのスロットより抽出した同期情報のみに基づいて、基準クロックの補正を行うように、各部を制御するようにしたものである。 - 特許庁

Two internal clocks clk and/clk being generated by an internal clock generation part are supplied to internal and synchronization clock input parts 60 and 61 to adjust timing, thus generating clocks n01 and n02 for latching timing.例文帳に追加

本発明は、入力バッファ回路を１つの入力信号に対して２系統または複数系統の構成にし、供給されるクロックから集積回路装置内部で分周して相補の内部クロックまたは複数の内部クロックを生成し、２系統のまたは複数系統の入力バッファによって、相補クロックに同期してまたは複数クロックに同期して入力信号を取り込み、ラッチすることを特徴とする。 - 特許庁

The telephone terminal managing device comprises a synchronous reference clock for clocking time; a process request means for intermittently transmitting a process request packet whose main function is other than time synchronization to the telephone terminal; and a time information transmission means for adding time information based on the clocking time of the synchronous reference clock to the packet when transmitting the process request packet.例文帳に追加

本発明の電話端末管理装置は、時刻を計時する同期基準時計と、主たる機能が時刻同期以外である処理要求パケットを電話端末に間欠的に送信する処理要求手段と、処理要求パケットの送信時に、同期基準時計の計時時刻に基づいた時刻情報を、そのパケットに付加させる時刻情報送信手段とを有する。 - 特許庁

To provide a disk storage device capable of generating a synchronous clock having the accuracy of synchronization with a disk medium heightened by taking control characteristics of a spindle motor into consideration to improve the following accuracy of the disk medium to a rotational speed during a write operation.例文帳に追加

ライト動作時に、スピンドルモータの制御特性を考慮することで、ディスク媒体の回転速度に対する追従精度を向上させて、ディスク媒体に対する同期精度を高めた同期クロックを生成できるディスク記憶装置を提供することにある。 - 特許庁

To provide a PON system by which a reference clock signal for synchronization on the station side is transmitted to the side of subscriber's houses without performing special communication between an optical line terminal of the station side and individual optical line terminal of the subscriber side.例文帳に追加

本発明は、局側終端装置と個々の加入者側終端装置との間で特別な通信を行うことなく、局側の同期用基準クロック信号を加入者宅側に伝達することが可能なＰＯＮシステムを提供することを目的とする。 - 特許庁

To provide a "PLL circuit and a dot clock generation circuit using the PLL circuit" capable of eliminating a failure in which an oscillation frequency is disturbed during vertical synchronization period in the case of using a nonstandard composite synchronizing signal without making a circuit configuration complex.例文帳に追加

回路構成を複雑にすることなく、非標準のコンポジット同期信号を用いた場合に垂直同期期間中に発振周波数が乱れる不具合を解消できるようにした「ＰＬＬ回路およびこれを用いたドットクロック発生回路」を提供する。 - 特許庁

To provide a multivalued digital data transmitter, receiver, transmitter-receiver and data transmission system capable of surely detecting start timing of training without losing clock synchronization of each device in initializing data communication including the training of an automatic equalizer or the like.例文帳に追加

自動等化器等のトレーニングを含むデータ通信の初期化において、各装置のクロック同期が外れることがなく、かつ、トレーニングの開始タイミングを確実に検出できる多値デジタルデータ送信装置、受信装置、送受信装置、およびデータ伝送システムを提供する。 - 特許庁

Then, if a signal processing section 17 generates a time signal by the time information based on the accurate current time clocked by the clock 13, a communication section 12 returns the time signal to a transmission control device 2 in synchronization with a signal from the transmission control device 2.例文帳に追加

その後、時計部１３で計時される正確な現在時刻に基づく時刻情報による時刻信号を信号処理部１７が生成すると、通信部１２が、伝送制御装置２からの信号に同期させて、この時刻信号を伝送制御装置２に返信する。 - 特許庁

A digital signal processing device comprises: plural registers; a data transfer unit that time-sequentially stores data in the plural registers in synchronization with a clock signal; and an operation unit that executes an operation on the data stored in the plural registers at the same timing.例文帳に追加

ディジタル信号処理装置は、複数のレジスタと、クロック信号に同期して時系列的に前記複数のレジスタにデータを格納するデータ転送部と、同じタイミングで前記複数のレジスタに格納されたデータに対して演算を実行する演算部とを備える。 - 特許庁

To provide a system clock interpolation circuit that can quickly and accurately re-lock a synchronizing signal in a short time even when a phase relation between a synchronizing signal of an input signal and a synchronization interpolation counter is largely deviated due to an external disturbance or the like.例文帳に追加

外乱等により入力信号の同期信号と同期内挿カウンタとの位相関係が大きくズレてしまった場合でも、内挿同期信号の再引き込みを、短時間で素早くかつ正確に行うことができる同期信号内挿回路を提供する。 - 特許庁

The application specific integrated circuit includes: a plurality of equipment control modules 4 and 5 which are designed in clock synchronization and control equipment connected to the outside; and the register module 3 for setting the operation parameter of the equipment control modules on the basis of data inputted from the outside.例文帳に追加

特定用途向け集積回路は、クロック同期で設計され、外部に接続される機器を制御する複数の機器制御モジュール４，５と、外部から入力されたデータに基づいて機器制御モジュールの動作パラメータを設定するためのレジスタモジュール３とを備える。 - 特許庁

A reception module 20-k (k=0-3) holds a data signal DATA while a hold authorization signal PEk is given, and outputs a synchronization write request signal WREk, where a write request signal WR_n synchronizes with an internal clock CLK.例文帳に追加

受信モジュール２０−ｋ（ｋ＝０〜３）は、保持許可信号ＰＥｋが与えられている間のデータ信号ＤＡＴＡを保持し、書き込み要求信号ＷＲ＿ｎを内部クロックＣＬＫに同期化させた同期化書き込み要求信号ＷＲＥｋを出力する。 - 特許庁

The video display device has a memory means storing two or more pieces of viewing angle adjustment data, such as a scan conversion rate and sampling clock frequency set by a user with respect to a combination of the same horizontal/vertical synchronization frequency, like WXGA and XGA, in the video signals.例文帳に追加

映像信号でＷＸＧＡとＸＧＡのような同一の水平/垂直同期周波数の組み合わせに対し、ユーザーが設定したスキャン変換率やサンプリングクロック周波数などの画角調整データを２つ以上記憶するメモリ装置を有する。 - 特許庁

To provide a signal processing circuit of a disk storage device facilitating synchronization between a data and a clock by detecting a phase error gradient from amplitude values sampled at discrete times even in a PR class in which the amplitude level after equalization takes 5-7 values.例文帳に追加

本発明は、等化後の振幅レベルが５〜７値になるＰＲクラスにおいても、離散時間でサンプルされた振幅値から位相誤差勾配を検出することで、データとクロックの位相同期が容易になるディスク記憶装置の信号処理回路を提供する。 - 特許庁

The output light of the first mode synchronizing semiconductor laser 1 is injected into a second mode synchronizing semiconductor laser 2 performing a passive mode synchronization with a repeatation frequency and a center wavelength λ0 roughly equal to the clock frequency of its output light via an optical attenuator 13.例文帳に追加

第１のモード同期半導体レーザ１の出力光を、そのクロック周波数のほぼ同一の繰り返し周波数及び中心波長λ0 で受動モード同期を行っている第２のモード同期半導体レーザ２に光減衰器１３を経由して注入する。 - 特許庁

Receiving circuit parts of the respective ports are provided with frame synchronizing parts 3 to synchronize frames, pointer synchronizing parts 7 to synchronize pointers, cell synchronizing parts 8 to synchronize cells from pieces of received data and clock control parts 2 to monitor/detect the respective receiving synchronization states of the synchronizing parts 3, 7 and 8.例文帳に追加

各ポートの受信回路部に、受信データよりフレーム同期をとるフレーム同期部３と、ポインタ同期をとるポインタ同期部７と、セル同期をとるセル同期部８と、これらの同期部３，７，８の各受信同期状態を監視・検出するクロック制御部２とを有する。 - 特許庁

Respective lower order group signal channels #1 to #N of the signal light pulses and parts having the optical frequencies ν1 to νN of the local chirp clock light are multiplexed in the optical multiplexer 5 by being made to be in synchronization so that they are overlapped respectively on a time base to be guided to a nonlinear optical medium 3.例文帳に追加

信号光パルスの各低次群信号チャネル＃1〜＃Ｎと局発チャーブクロック光の光周波数ν1〜νNを有する部分がそれぞれ時間軸上で重なる様に同期して、両者は光合波器５で合波され非線形光学媒質３へ導かれる。 - 特許庁

To provide a technology that each terminal receives a radio wave including a reference frequency signal and absorbs a delay variation based on a clock signal generated in synchronization with the reference frequency signal, in a digital communication network of packet type in which numerous transmission/reception terminals are connected.例文帳に追加

多数の送受信端末が接続されたパケット型のディジタル通信網において、各端末が基準周波数信号を含んだ電波を受信し、これに同期して生成したクロック信号を基準として遅延揺らぎを吸収する技術を提供すること。 - 特許庁

In this way, a clock-synchronized communication device can generate an internal synchronization signal CLK without noise, remove noise regardless of whether a communication cycle is constant and remove noise due to communication data signal switching.例文帳に追加

これにより、ノイズの無い内部ＣＬＫを生成することが可能となり、通信周期が一定であるか否かに関わらずノイズ除去が行え、かつ、通信データ信号の切り替えによって発生するノイズ除去も行えるクロック同期通信装置とすることが可能となる。 - 特許庁

An error detection section 25A detects the word delimiter data included in the data S21 for detection of occurrence of a synchronization defect between the received serial data and the reproduce clock sign in the case that position data denoting the detection position are dissident as to two word delimiter data with the same data stream inbetween.例文帳に追加

エラー検出部２５Ａにおいて、データＳ２１に含まれるワード区切りデータが検出され、この検出位置を示す位置データが同一のデータ列を挟む２つのワード区切りデータについて一致しない場合に、受信シリアルデータと再生クロック信号とが同期不良を起こしていることを検出する。 - 特許庁

A timing control section 113 controls a reference signal generating means 112 to generate a reference signal in a phase timing different from each N symbol period and the synchronizing circuit is synchronously with the received signal by revising a synchronization clock with a phase difference detected from a difference of average correlation values in each timing.例文帳に追加

基準信号発生手段で１１２をタイミング制御部１１３で制御して、Ｎシンボル期間毎に異なる位相タイミングで基準信号を発生し、各々のタイミングでの平均相関値の差から検出した位相差で同期クロックを変更することで、受信信号と同期する。 - 特許庁

The flash memory device has an interface circuit which sequentially receives an instruction and an address in synchronization with an external system clock after predetermined, first latency from a point when a chip enable signal is activated, in reading operation, programmed operation and erasing operation of a flash memory cell array.例文帳に追加

フラッシュメモリセルアレイ、読み取り動作、プログラム動作及び消去動作時に、チップイネーブル信号が活性化される時点から所定の第１レイテンシ後に、外部システムクロックに同期して命令とアドレスとを順次に受信するインターフェース回路を備えることを特徴とするフラッシュメモリ装置。 - 特許庁

Then the buffer areas, to which a signal pattern for phase lock loop, automatic gain adjustment at data reproduction and for automatic adjustment of a light source power and a signal pattern used for detecting a synchronization pattern, production of a recovered clock and end of block reproduction are recorded, are used for various purposes.例文帳に追加

そして、バッファエリアについては、データ再生時の位相同期ループや自動利得調整、光源パワーの自動調整用の信号パターンや、同期パターン、再生クロックの生成、ブロック再生終了の検出等に用いる信号パターンを記録することで各種の目的に利用できるようにした。 - 特許庁

The optical recording medium is constituted by laminating data recording layers on which information data are to be recorded, and a control mark layer is formed on which a control mark each carrying a synchronous clock to be a synchronization reference at recording this information data and a disk address indicating a location on the disk.例文帳に追加

本発明による光学式記録媒体は、情報データが記録されるべきデータ記録層と、この情報データを記録する際の同期基準となる同期クロック及びディスク上の位置を示すディスクアドレスを夫々担う制御マークが形成されている制御マーク層とが積層されて構成される。 - 特許庁

In a method of determining the optimal sampling delay for a sampling clock (42), with respect to a synchronization signal corresponding to the video signal in a video frame grabber, a gray score is the numerical value of an intermediate gray level for the low and high gray level values in a digital image signal for phase setting.例文帳に追加

ビデオフレームグラバーにおいて、ビデオ信号に対応する同期信号に関して標本クロック（４２）の最適標本遅延を決定する方法であって、該グレースコアが、位相設定のためのデジタル画像信号における低及び高グレーレベル値の数に対する中間のグレーレベル値の数である。 - 特許庁

This optical receiver is provided with a pulse generating circuit, which generates a pulse signal in timing required to take synchronization locking, in the case of detecting an optical signal and superimposing the pulse signal onto a control voltage received by a VCO in the data/clock recovery section can extend the pull-in range.例文帳に追加

パルス発生回路を具備し、光信号検出時等の同期引込みが必要なタイミングにこのパルス発生回路からパルス信号を発生させ、このパルス信号をデータ／クロック再生部内のＶＣＯに入力される制御電圧に重畳させることでプルインレンジを広げるようにした。 - 特許庁

When test pattern data 124 is supplied from a pattern memory 110 to an LSI 104 in synchronization with a reference clock signal 120, the LSI 104 operates based on the supplied data 124 to output data 104A corresponding to the data 124 and a strobe signal 8.例文帳に追加

基準クロック信号１２０に同期してパターンメモリー１１０からテストパターンデータ１２４がＬＳＩ１０４に供給されると、ＬＳＩ１０４は供給されたテストパターンデータ１２４にもとづいて動作し、同テストパターンデータに対応するデータ１０４Ａを出力すると共にストローブ信号８を出力する。 - 特許庁

Since time correction and clock frequency correction of the timepiece part are repeated, the time of the slave device 120 always agrees with the time of the master device 110 as well as during an offset correction time, to thereby achieve complete time synchronization with the master device 110 in the slave device 120.例文帳に追加

上述の時計部の時刻補正とクロック周波数補正とが繰り返されることで、スレーブ装置１２０の時刻は、オフセット補正時点だけでなく、常に、マスタ装置１１０の時刻と一致するようになり、スレーブ装置１２０においてマスタ装置１１０との完全な時刻同期化が可能となる。 - 特許庁

The a semiconductor memory device has an operation mode in which read/write operation is performed in response to a command supplied externally in synchronization with a clock, and a power-down mode in which no external read/write command is accepted, and the device performs refresh in response to an externally supplied signal during the power-down mode.例文帳に追加

クロックに同期して外部から与えられたコマンドに応答し、リードライト動作を行う動作モードと、外部からリードライトコマンドを受け付けないパワーダウンモードと、を有する半導体記憶装置であって、パワーダウンモードにおいて、外部から与えられた信号に応答してリフレッシュを行う。 - 特許庁

Each terminal station conducts the operation control sequentially, and when the first terminal station device (that detects the fault) receives the notice and the first terminal station unit reaches the subordinate synchronization with the clock signal from the normal transmission line from the self-running state.例文帳に追加

各端局は順次この動作制御を行って、最終的に最初の（障害を検出した）端局装置へ通知が到達し、その時点で当該端局装置では、自走状態から、正常伝送路からの抽出クロック信号により従属同期するよう動作する。 - 特許庁

A control section 12 controls start of video recording in the video recording section 15 according to a result of detection of the synchronizing signal in the synchronization detection section 11, a result of detection of the video signal in the video level detection section 14, and the time data outputted from the clock 13.例文帳に追加

制御部１２は同期検出部１１における同期信号の検出結果と映像レベル検出部１４における映像信号の検出結果と時計１３の出力する時刻データとにしたがって映像記録部１５における映像記録を開始するよう制御する。 - 特許庁

During operation, the "brick" transforms binary field data and/or analog field data that have been received into digital signals, and transmits the digital signals, in terms of synchronization basis to IEDs related of their "bricks", by using clock signals supplied to individual bricks by respective IEDs.例文帳に追加

動作中、ブリックは受信された２値フィールドデータおよび／またはアナログフィールドデータをデジタル信号に変換し、各ＩＥＤによって個々のブリックに供給されるクロック信号を使用することにより、当該デジタル信号をそれらのブリックの関連するＩＥＤに同期的に送信する。 - 特許庁

Consequently, even when the limit of the clock frequency for display data synchronization is exceeded because of the number of display units 7 connected in the lateral direction, the number of video distribution units 2 to be added can be minimized and the cost can greatly be reduced as compared with a conventional video display system.例文帳に追加

これにより、横方向に接続する表示ユニット７の数により表示データ同期用のクロック周波数の制限が超えた場合でも、映像分配ユニット２を追加する個数を最小限に抑えることができ、従来の映像表示システムよりも大幅なコストダウンが図れる。 - 特許庁