「clock synchronization」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

To reduce crosstalk generated between a clock signal wire and the other signal wire without expanding a chip area and also to reduce the skew of the clock signal among a plurality of circuits in a semiconductor device, in the semiconductor device including the circuits operating in synchronization with the clock signal.例文帳に追加

クロック信号に同期して動作する回路を含む半導体装置において、チップ面積を拡大することなく、クロック信号配線と他の信号配線との間で発生するクロストークを低減させると共に、半導体装置内の複数の回路間におけるクロック信号のスキューを低減させる。 - 特許庁

To compensate a signal delay time in an off-chip driver circuit regardless of whether an output data of the off-chip driver circuit is "H" level or "L" level, when generating an internal clock in synchronization with an external clock and controlling a data output operation of the off-chip driver circuit by using the internal clock.例文帳に追加

外部クロックに同期して内部クロックを発生させ、この内部クロックを用いてオフチップドライバ回路におけるデータ出力動作を制御する際に、オフチップドライバ回路の出力データが“Ｈ”レベルと“Ｌ”レベルのどちらでもあっても、オフチップドライバ回路における信号遅延時間を補償する。 - 特許庁

At that time, the receiver 22 indicates a timing at which a PCR packet reaches the receiver 22 by a count value of a clock (clock Nr) synchronized with the network clock of the network 4-2 of the receiver 22 and calculates a new PCR value W on the basis of the count value and phase difference information as synchronization information.例文帳に追加

受信装置２２は、この際、PCRパケットが受信装置２２に到達したタイミングを、受信装置２２の、ネットワーク４−２のネットワーククロックに同期するクロック（クロックＮｒ）のカウント値で表すとともに、そのカウント値と同期情報としての位相差情報に基づいて、新たなPCR値Ｗを算出する。 - 特許庁

To realize a system to suppress a synchronization error to be caused during time synchronization processing due to a load of a communication route to be connected among computers when time of a built-in clock of each computer is synchronized among a plurality of computers.例文帳に追加

複数の計算機間で各計算機が内蔵する時計の時刻を同期させる場合に、計算機間を接続する通信経路の負荷によって時刻同期処理中に発生する同期誤差を抑制する方式を実現する。 - 特許庁

A synchronization point control section 205 detects top packet data of consecutive packet data arrived synchronously with the bus clock and controls the synchronization point information according to a period from the top packet data until succeeding to packet data.例文帳に追加

同期点制御部２０５は、バスクロックに同期して到来する複数の連続したパケットデータの先頭のパケットデータを検知し、先頭のパケットデータから次の先頭のパケットデータまでの期間に応じて同期点情報の制御を行う。 - 特許庁

To provide collaboration among two or more nodes that reduces multiple re-synchronization preambles, minimizes energy consumption at each node, and utilizes the residual clock synchronization period remaining after data communication is completed in the current communications frame.例文帳に追加

多数ある再同期プリアンブルを減らし、各ノードにおける電力消費を最小にし、データ通信が現通信フレームで完了した後の残余クロック同期期間を利用する、２つ以上の送受信ノード間におけるコラボレーションを提供する。 - 特許庁

The deserializer of the present invention can restore the vertical synchronization signal, the horizontal synchronization signal and the parallel image data output from the image sensor based on the information regarding timing parameters and the valid image data because a number of clock signals used for a restoration, that is n cycles of the clock signal, where n is an integer, is known.例文帳に追加

本発明のデシリアライザは、復元に使われるクロック信号の個数、すなわちクロック信号の整数倍周期が分かっているので、タイミングパラメータについての情報と有効映像データとに基づいてイメージセンサから出力された垂直同期信号、水平同期信号、及び並列映像データを復元できる。 - 特許庁

To provide a symbol synchronization method for a quadrature modulation signal capable of avoiding clock slip even when bit duplication or bit missing happen due to clock jitter or the like in the case of sampling an Ich signal and a Qch signal, in symbol synchronization for demodulating an input quadrature modulation signal.例文帳に追加

入力した直交変調信号を復調するシンボル同期において、クロックジッタ等によりＩｃｈ信号およびＱｃｈ信号のサンプリングに際しビット重複またはビット欠けが生じた場合であっても、クロックスリップを回避することができる直交変調信号に対するシンボル同期方法等を提供する。 - 特許庁

A time measuring block 39 counts a clock having higher frequency than a dot clock in a section from the synchronization detecting point of time of a preceding beam till the synchronization detecting point of time of a succeeding beam out of a plurality of light beams detected by a photodetector 25, and the writing start points of time of the respective beams are decided based on the counted value.例文帳に追加

時間計測ブロック３９は光検出器２５により検知された複数の光ビームの先行ビームの同期検知時点から後続ビームの同期検知時点までの区間においてドットクロックより高い周波数のクロックをカウントし、カウント値に基づいて各ビームの書き込む開始時点を決定する。 - 特許庁

The preprocessing utilizes synchronization of the common system clock, synchronization of channel decoding according to a different channel protocol matching the interfaces of the different types, and synchronization to form a sample word which is stored in an intermediate storage device for supplying the sample word to central arithmetic processing from a PCM bit stream.例文帳に追加

このプリプロセスは、共通のシステムクロックに対する同期、異なるタイプのインタフェースに符合する異なるチャネルプロトコルに従うチャネルデコードに対する同期、及び該ＰＣＭビットストリームから、これよりサンプルワードが中央演算処理に供給される中間的な記憶装置に記憶されるサンプルワードを形成するように同期を利用する。 - 特許庁

The self-synchronization logic circuit is provided with scan test registers 104-106 constituting a pipe line while retaining data, and scan test self-synchronization control circuits 101-103 for transferring a clock by performing 4-way hand-shake with each register, and progresses data processing among the scan test registers 104-106 according to a clock transferred from the scan test self-synchronization control circuit.例文帳に追加

自己同期型論理回路はデータを保持してパイプラインを構成するスキャンテスト対応レジスタ１０４〜１０６と、各レジスタに対応して４ウェイハンドシェイクを行なってクロックを転送する為のスキャンテスト対応自己同期制御回路１０１〜１０３を備えて、スキャンテスト対応自己同期信号制御回路により転送されたクロックに従ってスキャンテスト対応レジスタ１０４〜１０６間のデータ処理を進めていく。 - 特許庁

This IP terminal device provided with a synchronization function, which receives a synchronous timing packet transmitted by anther IP terminal device in a fixed interval and makes an internally generated clock synchronize with the clock of a transmitting side, is provided with the following means.例文帳に追加

他のＩＰ端末装置が一定間隔で送信した同期タイミングパケットを受信して内部で発生されたクロックを送信側のクロックに同期させる同期機能を備えるＩＰ端末装置において、次の手段を備える。 - 特許庁

To provide a signal controller having a plurality of signal processing circuits which are respectively equipped with a clock generating part, capable of executing the synchronization of the clock generating part in each signal processing circuit without generating the problem of electromagnetic radiation or skew.例文帳に追加

それぞれがクロック発生部を備えた複数の信号処理回路を有する信号制御装置で、電磁放射やスキューの問題を発生させることなく各信号処理回路におけるクロック発生部の同期合わせを行う。 - 特許庁

To provide a data latch circuit capable of latching a data signal in synchronization with a clock signal, without generating an unwanted charging/discharging current, even if data signal inputting does not meet a setup timing and a hold timing of the clock signal.例文帳に追加

クロック信号に同期されてデータ信号をラッチする場合、不要な充放電電流を発生せず、データ信号の入力が、クロック信号のセットアップタイミング、ホールドタイミングに合わずなくてもラッチが可能なデータラッチ回路を提供する。 - 特許庁

To recognize the state of the whole of an image forming system in a short period of time without increasing signal wires other than a data signal wire and a clock signal wire which are required for a clock synchronization type serial communication, and at the same time, to increase the reliability of the communication.例文帳に追加

クロック同期式シリアル通信に必要なデータ信号線とクロック信号線以外に信号線を増やすことなく、短時間で画像形成システム全体の状態を認識すると共に、通信の信頼性を向上させること。 - 特許庁

An internal clock is synchronized with the horizontal synchronizing signal separated in a synchronization separating circuit 10, an H reset signal is generated in an H count-down circuit 14 on the basis of this internal clock, and the horizontal synchronizing signal is generated on the basis of this H reset signal.例文帳に追加

同期分離回路１０において分離された水平同期信号に内部クロックが同期され、これに基づいてＨカウントダウン回路１４においてＨリセット信号が発生され、これに基づき水平同期信号が発生される。 - 特許庁

To provide a data receiver capable of estimating the bit rate of a data transmitter and causing the data transmitter to synchronize a clock when a synchronization clock is not supplied from a network; and to provide a bit rate estimating method, a program, and a recording medium.例文帳に追加

ネットワークから同期クロックが供給されない場合に、データ送信装置のビットレートを推定し、データ送信装置にクロックを同期させることが可能なデータ受信装置、ビットレート推定方法、プログラム及び記録媒体を提供する。 - 特許庁

To provide a semiconductor integrated circuit and a semiconductor memory provided with this semiconductor integrated circuit such that an evaluation process is simplified and a manufacturing cost can be reduced by simplifying synchronization of an internal clock and an external clock.例文帳に追加

内部クロックと外部クロックとのシンクロナイゼーションを簡単化することにより、評価工程を簡単化し、製造コストを削減できる半導体集積回路及びこの半導体集積回路を備えた半導体メモリを提供すること。 - 特許庁

A power saving control part 36 controls a power saving state under the control of clock supply, and sets such a state that a bus 40 is not available by a clock synchronization type I/O interface part 35 in the power saving state.例文帳に追加

節電制御部３６は、クロック供給の制御により節電状態を制御するとともに、節電状態のときにはクロック同期型のＩ／Ｏインタフェース部３５がバス４０を使用できないような状態に設定しておく。 - 特許庁

To obtain a subordinate synchronization changeover system by which a clock path is switched through integrated control from a terminal station device without causing a block state of the clock path in a loop network on the occurrence of a fault of a transmission line of an active system.例文帳に追加

運用系の伝送路障害が発生した場合に、ループ網内のクロックパスの閉塞状態を発生させることなく、ある端局装置からの一括制御にてクロックパスを切替えるようにした従属同期切替方式を得る。 - 特許庁

To reduce manufacturing cost by stably generating a synchronization signal even to a low-quality input optical signal, improving phase error detection sensitivity to a clock signal possessed by the input optical signal, and reducing timing jitters of the synchronization signal.例文帳に追加

低品質の入力光信号に対しても、安定して同期信号を発生するとともに、入力光信号が有するクロック信号に対する位相誤差検出感度を高くし、同期信号のタイミングジッタを低減し、製造コストを削減することである。 - 特許庁

The memory access circuit 14 comprises: a phase locked circuit 141; a first phi clock tree 151; first and second delay synchronization circuits 142 and 143; first and second phase detect circuits 147a and 147b; and a master delay synchronization circuit 155.例文帳に追加

メモリアクセス回路１４は、位相同期回路１４１と、第１ファイクロックツリー１５１と、第１及び第２遅延同期回路１４２及び１４３と、第１及び第２位相検出回路１４７ａ及び１４７ｂと、マスタ遅延同期回路１５５と、を備える。 - 特許庁

In addition, in the transmission device 100, when the ADM 300 receives a frame from the outside, a reception processing part 140 uses the 8K synchronization signal to reproduce a broadcast TS (transport stream) synchronization signal and a synchronous clock, and extracts a broadcast TS signal.例文帳に追加

また、伝送装置１００は、ＡＤＭ３００が外部からフレームを受信した際に、受信処理部１４０が８Ｋ同期信号を利用して、放送ＴＳ同期信号、同期クロックを再生すると共に、放送ＴＳ信号を抽出する。 - 特許庁

Even when the network synchronization signal is not output from the baseband processing part, the decompression processing of a voice signal can be executed by forming a clock signal for a PCM communication based on the network synchronization signal.例文帳に追加

上記ネットワーク網同期信号に基づいて上記ＰＣＭ通信用のクロック信号を形成することにより、ベースバンド処理部からネットワーク網の同期信号が出力されない場合においても、音声信号の伸長処理を実行可能にする。 - 特許庁

To provide a time synchronization method, in which, among a plurality of number of terminals linked with each other over a network, when system such as GPS or a radio clock can not be used, time synchronization between a main station terminal and a receiving terminal is performed accurately in a short time.例文帳に追加

ネットワーク上でリンクされた複数の端末間において、ＧＰＳあるいは電波時計などのシステム利用不可時に、短時間で且つ高精度に主局端末と受信端末間の時刻同期が行える時刻同期方法を提供する。 - 特許庁

The judging part 35 judges the establishment of synchronization in accordance with the error state and outputs a clock signal on the basis of the periodic signal outputted from the VSCO 33.例文帳に追加

同期判定部３５は、誤差状態に応じて同期確立を判定して、ＶＳＣＯ３３が出力する周期信号に基づいてクロック信号を出力する。 - 特許庁

To prevent the occurrence of an initializing process by a clock synchronization in a terminal device of a history management system, and to leave a history of an event occurring in the terminal device.例文帳に追加

履歴管理システムにおいて端末装置における時計同期による初期化処理の発生を防ぐとともに、端末装置で発生したイベントの履歴を正しく残す。 - 特許庁

To allow clock synchronization by an optical phase modulation signal even without using an optical PLL and to receive both optical modulation systems of intensity modulation and coherent communication.例文帳に追加

光PLLを用いなくてもよく、光位相変調信号によりクロック同期可能とし、強度変調とコヒーレント通信の両方の光変調方式を受信可能にする。 - 特許庁

A communicating synchronization signal is broadcast from a controller 1 to each of camera units 2, by a communication system which does not require reference clock itself on the receiving side like v-by-one.例文帳に追加

ｖ−ｂｙ−ｏｎｅのように、受信側に基準クロック自体が不要な通信方式によって、コントローラ１から各カメラユニット２に、通信用同期信号をブロードキャストする。 - 特許庁

The TG 136 transmits a synchronization signal based on the low-frequency clock frequency signal to a CCD driver 132c, a white balance γ processing circuit 133, and an A/D 134.例文帳に追加

ＴＧ部１３６は、低周波クロック周波数信号に基づく同期信号をＣＣＤドライバ１３２ｃ、白バランスγ処理回路１３３、Ａ／Ｄ部１３４に送信する。 - 特許庁

To synchronize the operation clock of a first wireless controller with that of a second wireless controller, without increasing the circuit scale of a wireless device for establishment of synchronization.例文帳に追加

同期確立のために無線装置の回路規模を増加させずに、第１の無線制御装置の動作クロックに第２の無線制御装置の動作クロックを同期させる。 - 特許庁

To acquire output data of an LSI under test, conforming with a clock signal outputted from the LSI under test and load measured data, in synchronization with jittered output data.例文帳に追加

被測定ＬＳＩの出力データを被測定ＬＳＩから出力されるクロック信号によって取得し、ジッタのある出力データに同調して測定データを取り込む。 - 特許庁

To generate a recovered clock signal having symbol synchronization in starting a receiving operation in a mobile machine that performs intermittent receiving operation in a waiting mode, and to provide an intermittent reception control method.例文帳に追加

待ち受け時に間欠受信動作を行う移動機及び間欠受信制御方法に関し、受信動作開始時にシンボル同期がとれた再生クロック信号を生成する。 - 特許庁

The counter 210 is counted up, in synchronization with the one edge of the trace clock and starts the countup, when the first message start status information is detected.例文帳に追加

カウンタ２１０はトレースクロックの片方のエッジに同期してカウントアップをするものであり、最初のメッセージ開始ステータス情報が検出されたときにカウントアップを開始する。 - 特許庁

A DAC 96 generates a ramp voltage that is varied stepwise in synchronization with clock in the fine conversion stage to provide such a voltage to an opposite electrode of the first capacitive element.例文帳に追加

ＤＡＣ９６は、Ｆｉｎｅ変換ステージにおいて、クロックに同期して階段状に変化するランプ電圧を生成して、第１の容量素子の対極に供給する。 - 特許庁

To establish a broadcast station synchronization using a system clock internal of a mobile terminal in order to receive digital TV broadcasting by the mobile terminal without adding a VCO of 27 MHz etc.例文帳に追加

携帯端末機でデジタルＴＶ放送を受信するため、２７ＭＨｚのＶＣＯ等を追加せず、携帯端末機内部のシステムクロックを用いて放送局同期を取る。 - 特許庁

To provide data transfer that does not insert weight until the lock of a PLL though a high-speed clock requiring PLL synchronization is used for this invented serial boot system.例文帳に追加

本発明のシリアルブート方式はＰＬＬ同期が必要な高速クロックを使用するが、その際ＰＬＬがロックするまでウエイトを挿入することないデータ転送を提供する。 - 特許庁

The burst counters 30 and 32 generate internal reference row addresses whose number is equivalent to the burst length with a received internal reference row address as a starting point in synchronization with a clock signal.例文帳に追加

バーストカウンタ３０，３２は、クロック信号と同期して、受信した内部基準行アドレスを起点として、バースト長に相当する数の内部基準行アドレスを生成する。 - 特許庁

A driving pulse is outputted by a PWM 33 to a laser driver 6 based on the modulation image clock synchronized with a reference signal 40 by a synchronization circuit 32 and the inputted data.例文帳に追加

ＰＷＭ３３は，同期回路３２によって基準信号４０に同期された変調画像クロックと入力データとから，レーザドライバ６に駆動用のパルスを出力する。 - 特許庁

To provide a semiconductor memory device and a data transmission system that operate in synchronization with a high speed system clock even though a synchronizing circuit such as DLL or PLL is not used.例文帳に追加

ＤＬＬやＰＬＬなどの同期回路を用いなくとも高速なシステムクロックに同期して動作する半導体記憶装置及びデータ伝送システムを提供する。 - 特許庁

Every time when a transfer request is generated by the print engine 12, the direct transfer control unit transfers the rasterized data to the print engine in synchronization with its transfer clock cycle.例文帳に追加

ダイレクト転送制御装置は、プリントエンジン１２からの要求が発生次第、プリントエンジン基板の転送クロックに同期してラスタライジング後のデータをプリントエンジンへ転送する。 - 特許庁

To obtain a relay system capable of reducing transmission data amount about a synchronization signal, and suppressing an error of a reproduction clock due to use of a hardware circuit.例文帳に追加

同期信号に関する送信データ量を削減することができ、かつ、ハードウェア回路使用による再生クロックの誤差を抑制することのできる中継システムを得る。 - 特許庁

To provide a semiconductor memory for continuously outputting data in synchronization with a clock, without interruption of effective data by first address boundary, in burst read-out operation.例文帳に追加

バースト読み出し動作において、最初のアドレス境界により有効なデータを途切れることなくクロックに同期して連続したデータを出力する半導体メモリを提供する。 - 特許庁

When the scan-inserted circuits SCB and SCC are set to be in a scan mode, a scan flip-flop circuit SFF is stored with the output data Y1 and Y2 in synchronization with the clock signal.例文帳に追加

スキャン挿入済回路ＳＣＢ，ＳＣＣがスキャンモードに設定されると、スキャンフリップフロップ回路ＳＦＦは、クロック信号に同期して、出力データＹ１，Ｙ２を格納する。 - 特許庁

The reference clock signal P input in a delay circuit 33 is reset to an off-state in synchronization with the rise of the next signal G1 after executing delay processing.例文帳に追加

一方、遅延回路３３に入力された基準クロック信号Ｐは、そこで遅延処理された後に、次の信号Ｇ１の立ち上がりに同期してオフ状態にリセットされる。 - 特許庁