「clock synchronization」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

The PDPRAM (partial dual port random access memory) 20 is composed of a clock synchronization SRAM (static random access memory) interface (IF) 21, a DRAM cell array 22, a dual port DRAM cell array 23, and a DRAM cell array 24.例文帳に追加

ＰＤＰＲＡＭ２０は、クロック同期ＳＲＡＭインタフェース（ＩＦ）２１と、ＤＲＡＭセルアレイ２２と、デュアル・ポートＤＲＡＭセルアレイ２３と、ＤＲＡＭセルアレイ２４とから構成されている。 - 特許庁

To provide a data taking-in circuit which can output at a high speed external data taken in response to a write trigger signal, in synchronization with a system clock signal.例文帳に追加

書き込みトリガ信号に応じて取り込まれた外部データを、システムクロック信号に同期して高速で出力することのできるデータ取り込み回路を提供する。 - 特許庁

A shift register is formed of a plurality of latch circuits LA1(LA1_1 to LA1_n) and holding information Gdata is shifted in synchronization with enable clock signals Enable1/Enable2.例文帳に追加

また、複数のラッチ回路ＬＡ１（ＬＡ１_１〜ＬＡ１_ｎ）によりシフトレジスタを構成し、イネーブルクロック信号Ｅｎａｂｌｅ１／Ｅｎａｂｌｅ２に同期して保持する情報Ｇｄａｔａをシフトさせる。 - 特許庁

An equalization circuit 55 for equalizing complementary data bus lines DBB and /DBB in synchronization with a clock signal CLK and a read amplifier 57 for amplifying the data of the data bus lines are provided.例文帳に追加

相補データバス線ＤＢＢ、／ＤＢＢをクロック信号ＣＬＫに同期してイコライズするイコライズ回路５５と、これらのデータバス線のデータを増幅するリードアンプ５７とを設ける。 - 特許庁

The phase comparison circuit has N track-and-hold circuits for tracking and holding N-phase clock signals CLK in synchronization with a rising edge of input data signal DIN.例文帳に追加

それぞれ、Ｎ相クロック信号ＣＬＫの各クロック信号を、受信データ信号ＤＩＮの立ち上がりに同期してトラックホールドするＮ個のトラックホールド回路を備える。 - 特許庁

To improve reliability of data by preventing imprint or the like of a ferroelectric capacitor when successively performing data reading and rewriting in synchronization with a clock signal.例文帳に追加

クロック信号に同期して連続的にデータの読み出し及び再書き込みを行う際の強誘電体キャパシタのインプリント等を防止し、データの信頼性を向上させる。 - 特許庁

A synchronization-type semiconductor memory device is provided with a differential amplifier circuit 202, a dynamic inverter circuit 204, and a clock generation circuit 200 including a reset circuit 206.例文帳に追加

本発明の同期型半導体メモリ装置は、差動増幅器回路２０２、ダイナミックインバータ回路２０４及びリセット回路２０６を含むクロック発生回路２００を備える。 - 特許庁

To stably synchronize between a transmission terminal and a reception terminal, even when a fixed packet delay is detected during synchronization by use of an adaptive clock regeneration method.例文帳に追加

アダプティブクロック再生法を用いて同期を取っている時にパケット固定遅延を検出した場合でも、安定して送信端末と受信端末との同期を取る。 - 特許庁

To reduce unnecessary radiation noise caused by address signal output to a synchronous memory when controlling the synchronous memory operating in synchronization with a clock signal.例文帳に追加

クロック信号に同期して動作する同期式メモリを制御するにあたり、同期式メモリへのアドレス信号出力に起因して生じる不要輻射ノイズを低減する。 - 特許庁

To provide a technology capable of arranging UP signals from terminals, without causing collision among the UP signals or the need for precondition of clock synchronization, among a station side apparatus and the terminals.例文帳に追加

局側装置と端末装置との間のクロック同期を前提としなくても、各端末装置からの上り信号を衝突させずに配置できるようにする。 - 特許庁

A post-processing circuit 24 executes post-processing in synchronization with a clock frequency of 125 MHz to the raw image data extracted by the memory control circuit 20a.例文帳に追加

後処理回路２４は、１２５ＭＨｚのクロック周波数に同期した後処理をメモリ制御回路２０ａによって抽出された生画像データに対して実行する。 - 特許庁

A semiconductor device receives multiple data through a plurality of input terminals and selects one piece of the data in synchronization with a clock signal to supply it to a common bus.例文帳に追加

半導体装置は、複数の入力端子を介して複数データを受信し、クロック信号に同期して複数のデータから一のデータを選択して共通バスに供給する。 - 特許庁

In the synchronization circuit 11, by making the clocks of write address signals and read address signals different in the respective poststage SRAMs, the transfer of the clock is made possible.例文帳に追加

この同期回路１１では、各後段ＳＲＡＭにおいて書込アドレス信号及び読出アドレス信号のクロックを異ならせることで、クロックの乗り換えが可能である。 - 特許庁

The multiplying and dividing operations in the clock pulse generator are allowed in the light stand-by mode, and the supply of the synchronization signal to the CPU and the other circuit modules is stopped.例文帳に追加

ライトスタンバイモードではクロックパルスジェネレータの逓倍及び分周動作が可能にされ且つＣＰＵ及びその他の回路モジュールへの同期クロック信号の供給が停止される。 - 特許庁

A multiplying and dividing operations in a clock pulse generator 3 are stopped in the stand-by mode, and supply of the synchronization signal to the CPU and other circuit modules is stopped.例文帳に追加

スタンバイモードではクロックパルスジェネレータ（３）の逓倍及び分周動作が停止され且つＣＰＵ及びその他の回路モジュールへの同期クロック信号の供給が停止される。 - 特許庁

To reduce the number of gates by reducing redundant inverters arranged in a logic circuit including a series path between a clock synchronization type sequential circuit and a combinational circuit.例文帳に追加

クロック同期型の順序回路と組み合わせ回路との直列パスを含む論理回路に配置された冗長なインバータを削減してゲート段数を低減する。 - 特許庁

The multiplexer 42 acquires the final data retained in the data retention circuit 11 in synchronization with a system clock using a path directly connected to the data retention circuit 11.例文帳に追加

マルチプレクサ４２は、データ保持回路１１に直接接続する経路を用いて、データ保持回路１１に保持される最終データをシステムクロックに同期して取得する。 - 特許庁

To quickly execute phase synchronization, to adjust a phase difference without depending on an output load based on clock signal distribution or the like and to attain low skew and low power consumption in a timing control circuit for synchronizing a phase difference between an input clock signal and an output clock signal.例文帳に追加

入力クロック信号と出力クロック信号の位相差を同期させるタイミング制御回路において、高速に位相同期を行い、クロック信号分配等による出力負荷に依存せずに位相差を調整することができ、低スキューかつ低消費電力を実現できるタイミング制御回路装置の提供。 - 特許庁

On the other hand, to generate an operation clock CK synchronized with the output clock of the FM detecting PLL circuit 8, a PL circuit 9 using 138 MHzVCO is provided, and a signal processing circuit 10 outputs a writing signal in synchronization with the operation clock CK generated by the PLL circuit 9.例文帳に追加

一方ＦＭ検波ＰＬＬ回路８の出力クロックに同期した動作クロックＣＫを生成するため、１３８ＭＨｚＶＣＯを用いたＰＬＬ回路９が設けられ、信号処理回路１０はこのＰＬＬ回路９により生成される動作クロックＣＫに同期して書込み信号を出力する。 - 特許庁

Furthermore, in order to facilitate synchronization acquisition of a spread code and a received signal in the case of restoration from sleep state to the normal operating state, a sleep period measurement section 106 measures sleep period, by using a sleep clock and converts the sleep period into the number of system clocks using a clock ratio measured by a clock ratio measurement section 108.例文帳に追加

また、スリープ状態から通常動作状態へ復帰するときの、拡散符号と受信信号の同期捕捉を容易にするために、スリープ期間測定部１０６はスリープ期間をスリープクロックにより測定し、それをクロック比測定部１０８が測定したクロック比を用いてシステムクロック数に換算する。 - 特許庁

When a clock signal generating circuit 15 reads the picture data from the 1th-Nth housing circuits 11-1 to 11-2 to supply it to the 1th-Mth drive circuits 12-1 to 12-5, it generates a clock signal for synchronization.例文帳に追加

クロック信号生成回路１５は、第１乃至第Ｎの格納回路１１−１〜１１−２から画像データを読み出し、第１乃至第Ｍの駆動回路１２−１〜１２−５へ供給する際に、同期をとるためのクロック信号を生成する。 - 特許庁

To obtain satellite digital broadcasting equipment, whose lack of synchronization between a clock for generating TS signals and a clock of an uplink station at a playing site is suppressed even when deterioration in weather conditions, interruption of broadcasting waves and the Doppler shift of the broadcasting waves, etc., affect the broadcasting.例文帳に追加

気象条件の悪化や放送波の中断、放送波のドップラーシフトによる影響などに対し、演奏所におけるＴＳ信号生成用のクロックとアップリンク局のクロックとの同期ずれを抑えた衛星デジタル放送装置を提供すること。 - 特許庁

To provide an externally synchronized sampling apparatus and an externally synchronized sampling method for suppressing attenuation of an external synchronizing clock signal, so as to be capable of preventing intrusion of noise during synchronization processing in the case of sampling a circuit in a measurement instrument at an external synchronizing clock.例文帳に追加

外部同期クロックによって、計測機器内の被サンプリング回路をサンプリングする際に外部同期クロック信号の減衰を抑え、同期処理中のノイズの混入を防止可能な外部同期サンプリング装置及び外部同期サンプリング方法を得る。 - 特許庁

A semiconductor integrated circuit has an external interface circuit, and the external interface circuit has a clock generation circuit (100) which inputs and outputs the data string divided for every fixed cycle and generates a synchronizing clock signal for use in synchronization of data input/output.例文帳に追加

半導体集積回路は外部インタフェース回路を有し、外部インタフェース回路は、一定周期毎に区切られたデータ列を入出力し、データ入出力の同期化に用いる同期クロック信号を生成するクロック発生回路（１００）を有する。 - 特許庁

An output is provided with a data output control circuit 25 which converts the divided display data D into serial data and outputs them to a next source drivers S in synchronism with a clock signal for synchronization out of phase with the clock signal SCKA for transfer.例文帳に追加

出力部に、転送用クロック信号ＳＣＫＡと位相の異なる同期用クロック信号ＳＣＫＢで同期を取って、分割された表示データＤをシリアルデータに変換して次のソースドライバＳに出力するデータ出力コントロール回路２５を設ける。 - 特許庁

An output signal from a level detector 15 is observed at the timing of a clock generated by a voltage controlled oscillator 11, and the synchronization of the symbol of a received signal with the clock is decided on the basis of whether or not the output signal is a constant.例文帳に追加

電圧制御発振器１１により生成されたクロックのタイミングでレベル検出器１５からの出力信号を観測し、その出力信号が一定値か否かに基づいて、受信信号のシンボルと上記クロックとの同期を判定する。 - 特許庁

The phase adjustment circuit uses separate memories 7, 11 to carry out clock synchronization with respect to a reference clock signal and phase adjustment to a reference synchronizing signal so that a low cost SDRAM or FPGA built-in memory can be employed for the line memory 11.例文帳に追加

基準クロック信号に対するクロック同期と、基準同期信号に対する位相調整とを、別々のメモリ７，１１により行う様にして、ラインメモリ１１を、安価なＳＤＲＡＭやＦＰＧＡ内蔵のメモリを使用することができる。 - 特許庁

A phase control circuit 101 uses a reference clock from a host device and a frequency division output resulting from frequency-dividing a generated system block to control the frequency of a voltage controlled oscillator outputting the system clock, in order to conduct frame synchronization with the host device.例文帳に追加

位相制御回路１０１は、上位装置とフレーム同期を行うめに、上位装置からの基準クロックと、生成するシステムクロックを分周した分周出力とを用いて、システムクロックを出力する電圧制御発振器の周波数を制御する。 - 特許庁

A correction circuit 160 outputs the offset value so that the integer counter 150 counts "a maximum count value ×(f2/f1-1)×D" times more than the integer counter 130 with respect to each cycle D having a synchronization cycle length of the first clock f1 and the second clock f2.例文帳に追加

補正回路１６０は、第１のクロックｆ１と第２のクロックｆ２の同期周期長のＤ周期毎に、整数カウンタ１５０が整数カウンタ１３０より「最大カウント値×（ｆ２／ｆ１−１）×Ｄ」回多くカウントするようにオフセット値を出力する。 - 特許庁

A clock generating means of the downstream microphone 11 generates a clock signal for signal transmission on the basis of the received serial signal, and a transmission means transmits the serial signal comprising only the data part wherein the synchronization part is used for the data part to the uplink signal line 22.例文帳に追加

下流のマイク１１のクロック生成手段は、受信されたシリアル信号に基づいて信号伝送用のクロックを生成し、送信手段は、上流のマイク１０に対して同期部もデータ部にしたデータ部のみのシリアル信号を送信する。 - 特許庁

As to the system clock frequency m (=fsc×n) in synchronization with a color burst signal, by changing a factor n in accordance with the type (a color burst signal frequency), the system clock frequency of each type is set to be within a certain range.例文帳に追加

カラーバースト信号に同期するシステムクロックの周波数ｍ（＝ｆｓｃ×ｎ）について、方式（カラーバースト信号周波数）に応じて係数ｎを変更することで、方式間でのシステムクロックの周波数ｍが一定範囲内に収まるようする。 - 特許庁

The bit counter is provided with: many clock generation parts which correspond to inputted program data, are synchronized only by program data among the program data, and generates mutually different clock signals; and a counter which is synchronized with the clock signals outputted from the clock generation parts, successively shifts input data at the time of synchronization and counts the number of bits of the program data to be programmed among the program data.例文帳に追加

入力されるプログラムデータと対応し、前記プログラムデータのうちプログラムデータによってのみ同期され、互いに異なるクロック信号を発生するための多数のクロック発生部と、前記クロック発生部から出力される前記クロック信号によって同期され、同期時に入力データを順次シフトさせ、前記プログラムデータのうちプログラムするプログラムデータのビット数をカウントするカウンタを含む。 - 特許庁

The other encoders extract a program clock reference value (PCR) from the transport stream (TS1) inputted for synchronization, generate a system clock (CLK) with coincides with the encoder 101 and clock reference (STC) on the basis of the extracted program clock reference value (PCR), encode video/audio data (D2,<, Dn) and respectively output transport streams (TS2,..., TSn).例文帳に追加

他のエンコーダは、同期用として入力するトランスポートストリーム（ＴＳ１）からプログラム時刻基準参照値（ＰＣＲ）を抽出し、抽出したプログラム時刻基準参照値（ＰＣＲ）に基づきエンコーダ１０１と一致したシステムクロック（ＣＬＫ）および時刻基準（ＳＴＣ）を生成し、映像・音声データ（Ｄ２，……，Ｄｎ）を符号化してトランスポートストリーム（ＴＳ２，……，ＴＳｎ）をそれぞれ出力する。 - 特許庁

A data transfer section (12) generates a transfer permission signal on the basis of the transfer request signal from the self-synchronization system and allows a data output section to output the data received by a data input section to a clock synchronization system by absorbing a temporal output interval.例文帳に追加

データ転送部（１２）は、自己同期システム側からの転送要求信号に基づいて転送許可信号を発生し、かつデータ入力部に入力されたデータを時間的な出力間隔を吸収してデータ出力部からクロック同期システム側に出力する。 - 特許庁

Through the configuration above, the master device 20 transmits n-sets of synchronization patterns with different phases and the slave device 24 extracts a synchronizing clock from the received synchronization pattern to prevent deviation of timing of the synchronizing signals between the devices due to external noise or the like.例文帳に追加

この構成により、マスタ装置２０から位相の異なるｎ個の同期パターンを送出し、スレーブ装置２４が受信した同期パターンから同期クロックを抽出することにより、外来ノイズ等による装置間同期のタイミングずれを防止することが可能となる。 - 特許庁

A network element NE 1 is in subordinate synchronization with a main synchronous clock generator 19, sets a value of '1010' as a recognition number of the subordinate synchronization direction to the high-order 4 bits of an S1 byte of the multi-section overhead MSOH of a synchronous transfer mode STM-n signal and transmits the resulting signal to a NE 2.例文帳に追加

ＮＥ１は、主同期クロック発生装置１９に従属同期するとともに、ＳＴＭ−ｎ信号のＭＳＯＨのＳ１バイトの上位４ビットに、従属同期方向認識番号として、“１０１０”という値を設定し、ＮＥ２に伝送する。 - 特許庁

The synchronization maintenance device of the portable internet measuring instrument includes a GPS receiver which outputs a GPS signal synchronized to GPS time using information received from a GPS satellite, and a synchronization controller which controls synchronization based on results of comparison between the GPS signal from the GPS receiver and a reference signal generated with inherent clock.例文帳に追加

本発明の携帯インターネット計測器の同期維持装置は、ＧＰＳ衛星から受信された情報を利用してＧＰＳタイムに同期されたＧＰＳ信号を出力するＧＰＳ受信器、及びＧＰＳ受信器からのＧＰＳ信号と自体クロックにより生成された参照信号を比較した結果によって同期を制御する同期制御部を含む。 - 特許庁

Meanwhile, a synchronization slave unit 13 starts reception of the synchronous control frame at the same timing as t2 when the synchronization master unit 12 starts transmission of the synchronous control frame, and completes the reception of the synchronous control frame to reset a clock counter register at the same timing as t3 when the synchronization master unit 12 has completed the transmission of the synchronous control frame.例文帳に追加

一方、同期スレーブ装置１３は、同期マスタ装置１２が同期制御フレームを送信開始したｔ２と同じタイミングから、同期制御フレームを受信し始め、同期マスタ装置１２が同期制御フレームの送信が完了するｔ３の同じタイミングにおいて、同期制御フレームの受信を完了し、クロックカウンタレジスタをリセットする。 - 特許庁

A synchronization code that synchronizes with a horizontal synchronization signal is added to a pixel signal input to each of a plurality of parallel-serial converters 109, 110 that are provided so as to correspond to each of the plurality of pixel signals and a parallel pixel signal is converted into a serial pixel signal by these plurality of parallel-serial converters in synchronization with a first clock signal.例文帳に追加

複数の画素信号のそれぞれに対応して設けられた複数のパラレルシリアル変換器１０９，１１０のそれぞれに入力される画素信号に、水平同期信号に同期した同期コードを付加し、これら複数のパラレルシリアル変換器により、第１のクロック信号に同期してパラレルの画素信号をシリアルの画素信号に変換する。 - 特許庁

To accomplish a timing synchronization circuit which is capable of accomplishing characteristics, applicable to multi-level QAM and with simple configuration, even if a clock oscillator of which the frequency stability is not so high, is used.例文帳に追加

周波数安定度がそれほど高くないクロック発振器を用いても、多値ＱＡＭに適用可能な特性を実現でき、かつ構成が簡易なタイミング同期回路を実現する。 - 特許庁

To provide a signal processing device, which accommodates errors between an input rate of an input data signal and a synchronization clock rate and outputs a data signal, and to provide a signal processing method and a multiplexer.例文帳に追加

入力データ信号の入力速度と同期クロック速度の誤差を吸収し、データ信号を出力する信号処理装置及び信号処理方法、多重化装置を提供する。 - 特許庁

To attain dependent synchronization control for a transmitting device for directly receiving a network synchronizing clock signal without applying any change to an exchange having a network synchronizing data transmitter.例文帳に追加

網同期データ送信装置を有する交換機に何ら変更を加えずに、網同期用クロック信号を直接受信する伝送装置に対する従属同期制御を可能とする。 - 特許庁

To provide a semiconductor integrated circuit in which defective write-recovery can be detected, without changing the measurement means, even when a test is performed with a lower frequency than that of a clock signal for synchronization.例文帳に追加

同期用のクロック信号より低周波数でテストを行った場合でも、測定手段を変更することなく、ライトリカバリー不良を検出できる半導体集積回路を提供する。 - 特許庁

An adder 102, an initial value register 103, a counter value selector 104 and a counter 105 constitute an upcounter to update a count value in the unit of a predetermined discrete value in synchronization with the count clock.例文帳に追加

加算器１０２、初期値レジスタ１０３、カウンタ値セレクタ１０４、およびカウンタ１０５によってアップカウンタを構成し、カウントクロックに同期して、所定の計数値単位で、カウント値を更新する。 - 特許庁

To execute memory saving and low power consumption in a reproducing device for decoding a music bit stream encoded by frame units by using a clock synchronization type arithmetic part.例文帳に追加

フレーム単位で符号化した音楽ビットストリームに対して、クロック同期式の演算部を用いて符号化データを復号する再生装置において、省メモリ化と低消費電力化を図ること。 - 特許庁